Одноразрядный четверичный сумматор-вычитатель

 

Изобретение относится к вычислительной технике и предназначено для построения быстродействующих устройств обработки цифровой информации. Цель изобретения - упрощение конструкции . Поставленная цель достигается тем, что сумматор-вычитатель содержит четыре элемента РАВНОЗНАЧНОСТЬ , четьфе сумматора по модулю два, два входа первого операнда, два входа второго операнда, вход переноса/заема, вход управления, два выхода результата и выход переноса/заема. Оба операнда поступают в прямом коде , результат также формируется в прямом коде. 1 ил.

СООЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„.$0„; д287Щ А1

m4 С 06 F 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АSTÎPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3743625/24-24 (22) 23.05.84 (46) 07.05.86. Бюл. У 17 (72) Л ° Б.Авгуль, В.А.Мищенко, В.И.Костеневич и С.Н.Макареня (53) 681.325 ° 5(088.8) (56) Авторское свидетельство СССР

У 1023322, кл. 6 06 F 7/50, 1981.

Авторское свидетельство СССР

Ф 1136376, кл. С 06 F 7/50, 1983. (54) ОДНОРАЗРЬДНЬЙ ЧЕТВЕРИЧНЫЙ СУММАТ0Р-ВЫЧИТАТЕЛЬ (57) Изобретение относится к вычислительной технике и предназначено для построения быстродействующих устройств обработки цифровой информации.

Цель изобретения — упрощение конструкции. Поставленная цель достигается тем, что сумматор-вычитатель содержит четыре элемента РАВНОЗНАЧНОСТЬ, четыре сумматора по модулю два, два входа первого операнда, два входа второго операнда, вход переноса/заема, вход управления, два выхода результата и выход переноса/заема.

Оба операнда поступают в прямом коде, результат также формируется в прямом коде. 1 ил.

На выходах 16 и 17 реализуются соответственно функции

Х,ВХ ЕК(Х ЕО R(X Ви X,,X )) Р, х Ек„ех которые представляют четверичную цифру результата операции сложения при О =1 или вычитаниа при О =0.

1 12297

Изобретение относится к вычислительной технике и может быть исполь— эовано при построении быстродействующих устройств обработки цифровой информации.

Цель изобретения — упрощение конструкции одноразрядного четверичного сумматора-вычитателя.

На чертеже представлена структурная схема одноразрядного четверично- - 10 го сумматора-вычитателя.

Сумматор †вычитате содержит входы 1 и 2 первого операнда, причем на вход 1 поступает старший разряд, а на выход 2 — младший разряд четверичной цифры первого операнда, входы

3 и 4 второго операнда (на вход 3 поступает старший, а на вход 4— младший разряд четверичной цифры второго операнда), вход 5 переноса- щ заема, вход 6 управления, элементы

РАВНОЗНАЧНОСТЬ 7-10, сумматоры 11—

14 по модулю два, выход 15 переносазаема, выход 16 старшего разряда результата, выход 17 младшего разряда 25 результата.

Сумматор-вычитатель работает следующим образом.

На входы 1 и 2 подаются в прямом коде старший х „ и младший хд разряды щ0 четверичной цифры первого операнда, на входы 3 и 4 — прямой код старшего хз и младшего х разрядов четверичной цифры второго операнда, на вход

5 — сигнал х переноса-заема из пре5 35 дьщущего четверичного разряда, на вход 6 — сигнал управления и е (0,1) .

Для выполнения операции сложения четверичньгх чисел сигнал управления должен быть равен логической единице, операция вычитания реализуется при U =0.

На выходе 15 реализуется булева функция

=й(Х ЕО,R

Формула изобретения

Одноразрядный четверичный сумматор-вычитатель, содержащий четыре элемента РАВНОЗНАЧНОСТЬ, первый вход первого элемента РАВНОЗНАЧНОСТЬ соединен с входом переноса †зае сумматора-вычитателя, а выход подключен к первому входу второго элемен— та РАВНОЗНАЧНОСТЬ, первый вход третьего элемента РАВНОЗНАЧНОСТЬ соединен с входом старшего разряда второго операнда сумматора-вычитателя, а выход подключен к первому входу четвертого элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с выходом переносазаема сумматора-вычитателя, о т л ич а ю шийся тем, что, с целью упрощения его конструкции, сумматорвычитатель содержит четыре сумматора по модулю два, причем первый вход первого сумматора по модулю два сое,динен с входом старшего разряда первого операнда сумматора-вычитателя, второй вход первого сумматора по модулю два соединен с первыми входами второго, третьего и четвертого сумма-! торов по модулю два и подключен к входу управления сумматора-вычитателя, выход первого сумматора по модулю два соединен с вторыми входами третьего и четвертого элементов РАВНОЗНАЧНОСТЬ и четвертого сумматора по модулю два, второй вход второго сумматора по модулю два соединен с входом младшего разряда первого операнда сумматора-вычитателя, а выход соединен с вторыми входами первого и второго элементов РАВНОЗНАЧНОСТЬ и третьего сумматора по модулю два, выход которого соединен с выходом младшего разряда сумматора-вычитателя, третьи входы первого элемента

РАВНОЗНАЧНОСТЬ и третьего сумматора по модулю два соединены с входом младшего разряда второго операнда сумматора-вычитателя, четвертый вход третьего сумматора по модулю два соединен с первым входом первого элемента РАВНОЗНАЧНОСТЬ, выход второго элемента РАВНОЗНАЧНОСТЬ соединен с тре гьими входами третьего элемента

РАВНОЗНАЧНОСТЬ и четвертого сумматорапо модулю два, выход которого соединен с выходом старшего разряда сумматора-вычитателя, четвертый вход четвертого сумматора по модулю два соединен с первым входом третьего ,элемента РАВНОЗНАЧНОСТЬ.

1229756

Составитель А.Степанов

Редактор M.Áëàíàð Техред Г.Гербер Корректор E.рощко

Заказ 2451/49 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4!5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4