Устройство для контроля последовательности сигналов

 

Изобретение относится к вычислительной технике и может быть использовано для контроля выполнения операций в устройствах управления и сопряжения. Целью изобретения является повьшение полноты и достоверности контроля. Устройство содержит регистр, коммутатор разрядов, элементы И, ИЛИ, образующие ячейки треугольной матрицы, группу элементов И, элементы НЕ, группу триггеров, группу элементов сравнения, группу формирователей импульсов, элементы задержки И, ИЛИ, НЕ. Цепь достигается за счет возможности обнаружения нарушения очередности поступления сигналов , одновременного поступления нескольких СИГНАЛОВ, обеспечения контроля произвольных последовательностей сигналов импульсного или потенциального вида. 3 ил. (Л

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИК..SU„„322 62 А1 (59 4 G Об F 11 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР по ДелАм изОБРетений и OTHPbfTHA

ОПИСАНИЕ ИЗОБРЕТЕНИЯ -", Н A ВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

Ф

° °

° ° (21) 3704973/24-24 (22) 24 ° 02.84 (46) 07.05.86. Бюл. М 17 (72) Л.В.Друзь, Б.В.Солнцев, И.В.Гре" бенников и Ю.П.Рукоданов (S3) 681.3(088.8) (56) Авторское свидетельство СССР

807300ь кл. G 06 F 11/00, 1981 °

Авторское свидетельство СССР

В 296109, кл. С Об F 11/22, 1968, (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСЛЕДОВАТЕЛЬНОСТИ СИГНАЛОВ (57) Изобретение относится к вычислительной технике и может быть использовано для контроля выполнения операций в устройствах управления и сопряжения. Целью изобретения является повьинение полноты и достоверности контроля. Устройство содержит регистр, коммутатор разрядов, элементы И, ИЛИ,.образукицие ячейки треугольной матрицы, группу элементов И, элементы НЕ, группу триггеров, группу элементов сравнения, группу формирователей импульсов, элементы задерзки И, ИЛИ, HE. Цель достигается за счет возжнкности обнаружения нарушения очередности поступления сигналов, одновременного поступления нескольких сигналов, обеспечения контроля произвольных последовательностей сигналов импульсного или потенциального вида. 3 ил.

1 12297

Изобретение относится к вычислительной технике и может быть использовано для контроля выполнения операций в устройствах управления и сопряжения. 5

Цель изобретения — повышение полноты и достоверности контроля последовательности сигналон за счет обнаружения ошибок, вызванных нарушениями очередностей одиночных сигналов и параллельным поступлением нескольких сигналов, обеспечение контроля произвольных последовательностей сигналов импульсного или потенциального вида. 15

На фиг. 1 изображена блок-схема устройства; на фиг.2 — схема выполнения элементов сравнения; на фиг.3 схема коммутатора.

Устройство содержит регистр 1, ;И коммутатор 2 разрядов, элементы

ИЛИ 3 и И 4, элементы ИЛИ 5 и И 6, элементы ИЛИ 7 и И 8, образующие логические ячейки треугольной матрицы, элементы НЕ 9 группы, элементы И t0 группы, группу 11 триггеров 12, элементы 13 сравнения группы, формирователи 14 импульсов группы, второй элемент ИЛИ 15, первый 16 и второй 17 элементы задержки, первый элемент

ИЛИ 18, элемент И 19. Элементы 13 сравнения содержат элементы НЕ 20, И 21 и ИЛИ 22. Коммутатор 2 может быть выполнен по схеме, содержащей клеммы 23-30 входных и выходных цепей :3S между которыми устанавливаются перемычки, соответствующие ожидаемой, заданной очередности поступления контролируемой последовательности сигналов. Коммутатор может быть выполнен ($Q также программно упранляе жм.

Устройство работает следующим образом.

В исходном положении регистр 1 и триггеры 12 установлены в нулевое

45 положение сигналом по входу сброса.

Контролируемая последовательность сигналов подается на соответствующие входы регистра 1, в котором в заданной последовательности устанавливаются в единичное состояние триггеры соответствукицих разрядов. Потен- циальные сигналы с выходов срабатывакщих триггеров регистра 1 подаются на входы коммутатора 2. В последнем предварительно установлено однозначное соответствие между очередностью поступления входных сигналов и номерами выходов, а имейяо выход 24

62 2 соответствует сигналу, поступающему перным, выход 26 — сигналу, поступаюшему вторым и т.д. Если например, задана следукщая последовательность входных сигналон: сигнал А — первый, .

 — второй, à — п-й, то н коммутаторе 2 установлены связи между клеммами 23-24, 27-26, 25-28 и 29-30.

Таким образом, при любой очередности входных сигналов после установки соответствия между входами и вы-ходами коммутатора 2 н последнем всегда возбуждаются выходы только в постоянной последовательности при любой очередности поступления входных сигналон: выход 24 — первый, 26— второй, 28 — третий и т.д.

При поступлении на вход устройства. первого нходного сигнала, например А, возбуждается первый выход коммутатора 2. Потенциальный сигнал с вь:,хода 24 коммутатора 2 подается на первые нходы элемента ИЛИ 3-1 и

И 4- 1 и далее через последовательную цепь элементов ИЛИ 3-2 — 3-(n-1) на входы элементов И 4-2 — 4-(n-1) и на вход элемента И 10-1. Элементы

И 4 остаются закрытыми, так как отсутствуют сигналы на нсех остальных выходах коммутатора 2. Кроме того, сигнал А с выхода 24 коммутатора 2 подается на первый вход элемента сравнения 13-1 и на вход формирователя 14-1I. Последний формирует импульс, который через элемент ИЛИ 15 подается на вход последовательной цепи из элементов задержки 16 и 1?. На выходе элемента 16 задержки формируется импульс, задержанный на время, преньппакщее время переходных процессов н устройстве и являюшийся импульсом считывания сигналов с элементов И 10.

При отсутствии сигналов на других выходах коммутатора 2 элемент НЕ 9-1 подает сигнал разрешения на вход злемен "a И 10- 1. При этом импульс с выхода элемента 16 задержки открывает элемент И 10-1, сигнал с выхода которого устанавливает в единичное состояние соответствукщий триггер

12-1. Потенциальный сигнал с выхода триггера 12"1 подается на второй вход элемента сравнения 13-1. При совпадении сигналов на обоих входах элемента 13-1 последний не формирует выходной сигнал, элементы ИЛИ 18, И 19 закрыты, сигнал ошибки не формиру ется.

1229762!

20

При поступлении второго по очеред. ности входного сигнала, например В, возбуждается второй выход коммутатора 2, при этом продолжает действовать сигйал на первом его выходе 24.

Сигнал с выхода 26 коммутатора 2 подается на вторые входы элемента ИЛИ

3-1, И 4-1. Сигналы на входах элемента И 4-1 совпадают, он открывается и подает сигнал на первые входы элементов И 6-1 и через последовательную цепь элементов ИЛИ 5-1

5-(и-2) на входы элементов И 6-(и-2) и И 10-2. Кроме того, сигнал с выхода элемента ИЛИ 5-(n-2) через элемент

HE 9-1 закрывает элементИ i0-1.Элементы Иб остаются закрытыми, гак как отсутствуют сигналы на последующих выходах

28-30 коммутатора 2. Аналогично второй входной сигнал с помощью формирователя 14-2 формирует импульс, который через элемент ИЛИ 15, элемент 16 задержки считывает сигнал с элемента И 10-2 и устанавливает в единичное состояние триггер 12-2.

При этом сигналы на входах элемента 25 сравнения 13-2 также совпадают и сигнал ошибки не формируется. Аналогично работает устройство при поступлеНии остальных сигналов в правильной последовательности.

В случае нарушения заданной очередности поступления входных сигналов, например первым поступает сигнал A а вторым сигнал Б вместо сигнала В, устройство работает следую35 щим образом.

Сигнал А действует аналогично описанному. Сигнал Б возбуждает третий выход 28 коммутатора 2, сигнал с которого подается на вторые входы элементов ИЛИ 3-2 и И 4-2. При этом на первый вход элемента И 4-2 подается сигнал с выхода элемента ИЛИ 3-1, открытого сигналом А с первого выхода коммутатора 2, Элемент И 4-2 открывается и через последовательную цепь элементов ИЛИ 5-1 — 5(п-2) подготавливает к открыванию элемент И

10-2. Кроме того, сигнал с третьего выхода 28 коммутатора 2 подается на вход элемента 13-3 сравнения и через формирователь 14-3, элементы 16 и 17 задержки открывает элемент И t0-2.

При этом срабатывает триггер 12-2, сигнал с выхода которого подается на элемент 13-2 сравнения.

Таким образом, сигналы на входах элементов 13-2 и 13-3 сравнения не совпадают. Эти элементы формируют сигналы ошибки, которые через эле— менты ИЛИ 18 подготавливают к откры— ванию элемент И l9. Импульс с выхода элемента 17 задержки открывает элемент И 19, с выхода которого на выход устройства выдается сигнал ошибки.

В случае нарушения очередности поступления входных сигналов, например при параллельном поступлении сигналов А и В вместо одного сигнала А, устройство работает следующим образом.

При параллельном поступлении сигналов А и В одновременно возбуждаются выходы 24 и 26 коммутатора 2 ° Сигнал с выхода 24 подается на первый вход элемента И 4-1 и через элементы

ИЛИ 3 на вход элемента И 10-1. Сигнал с выхода 26 коммутатора 2 открывает элемент И 4-1, сигнал с выхода которого через элементы ИЛИ 5 подается на вход элемента И 10-2 и через элемент НЕ 9-1 закрывает элемент И

10-1.

Таким образом, импульс считыв ания с выхода элемента 16 задержки открывает только элемент И 10-2, при этом срабатывает триггер 12-2 и сигналы на входах элемента 13-2 сравнения совпадут. Однако из-за того, что элемент И 10-1 закрыт, триггер 12-1 не срабатывает и сигналы на входах элемента 13-1 сравнения не совпадают.

Элемент 13-1 сравнения формирует сиг. нал ошибки, который поступает на выход устройства.

Аналогично работает устройство при всех других комбинациях наруше ний очередности контролируемых сигналов.

Формула из обре тения

Устройство для контроля последовательности сигналов, содержащее регистр, входы которого являются входами устройства, а выходы соединены с входами коммутатора разрядов, группу элементов И, группу триггеров, входы сброса которых подключены к входу сброса устройства, элементы задержки, группу элементов сравнения, выходы которых подключены к входам первого элемента ИЛИ, а первые и вторые входы — соответственно к выходам коммутатора разрядов и триггеров группы, о т л и ч а ю щ е е с я тем, что, с целью повышения полноты и до1229762 стоверности контроля, в него введены группа элементов НЕ, группа формирователей импулйсов, второй элемент

ИЛИ, элемент И и треугольная матрица 2(п-1)х(п- 1) логических ячеек, где n — разрядность регистра, каждая из которых содержит элемент ИЛИ и элемент И, первые и вторые входы которых объединены и являются соответственно первым и вторым входамн логической ячейки, а выходы — соответственно первым и вторым выходами ячейки, при этом первые входы логических ячеек первой строки матрицы соединены соответственно с.второго по и-й выходами коммутатора разрядов, второй вход первой логической ячейки первой строки подключен к первому выходу коммутатора разрядов, в халдой О строке матрицы первый выход J -й логической ячейки (=1.„.(n-2)J соединен с вторым входом (i +1) -й логической ячейки, первый вход логической ячейки < -й строки (2... (n-1)) со-g единен с вторым выходом (j+1)-й логической ячейки (i -1)-Й строки матрицы, второй выход первой логической ячейки каждой строки соединен с вторым входом первой логическ и ячейки последующей строки, первые выходы логическихх я че ек (n-1 ) -ro столбца и второй выход (n-1)-й логической ячейки (n-1)-го столбца матрицы соединены соответственно с первыми входами элементов И группы, выходы которых, соединены с установочными входами триггеров группы, выходы коммутатора разрядов с единены через соответствук цие формирователи импульсов группы с входами второго элемента ИЛИ, выход которого через первый элемент задержки соединен с вторыми входами элементов И группы и входом второго элемента задержки, выход которого соединен с первым входом элемента И, второй вход которого соединен с выходом первого элемента ИЛИ, а выход является выходом ошибки устройства, первые выходы логических ячеек i --й строки через соответствукщие элементы НЕ группы соединены с третьими входами (i-1)-х элементов И группы, вход сброса устройства соединен с входом сброса регистра.

1229762

1229762

Составитель И,,,".азова

РедактоР И.БланаР ТехРеД Р еобер КоРРектоР С.ЧеРни

Г

Заказ 2451/49 Тираж 071 Иодпис ное

Я ЦЦЦЦ о сУд а рс тв э н но го -, ъуи т р та Q ((Р по делам изобретений и открнтнй

1 1 3035, Иосква, Ж"35, Раянскян наб. р д ь 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4