Параболический интерполятор

 

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам программного {управления станками и отображения графической информации. Целью изобретения является увеличение точности за счет использования в интерполяторе блока управления, трех коммутаторов , трех переключателей, двух регистров , двух накапливающих сумматоров, шести элементов И, двух элементов НЕ, сумматора, управляемого сдвигателя. Блок управления содержит пять D-триггеров, RS-триггеров, десять элементов И, элемент НЕ, пять элементов задерж-. ки, шесть элементов ИЛИ и формирователь импульсов с связями. 5 ил. соответствующими (/) С

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) (я) 4 G 06 F 15/32

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3811459/24-24 (22) 10,11.84 (46) 15.05.86..Бюл. ))s )8 (7l} Кубанский государственный уни верситет (72) Н. С. Анишин, А. С. Анищин, С, В. Окс и В. Т. Рыков (53) 581.32(088.8) (56) Авторское свидетельство СССР

957)7)s кл. G 05 В 19/18, 1982 °

Воронов А. А. и др. Цифровые аналоги для систем автоматического управления. И.: Изд-во АН СССР, 1960 с. 134. (54) ПАРАБОЛИЧЕСКИЙ ИНТЕРПОЛЯТОР (57) Изобретение относится к автоматике и вычислительной технике, в частности к устройствам программного

IyrIpaBileHHH станками и отображения графической информации. Целью изоб ретения является увеличение точности

sa счет использования в интерполяторе блока управления, трех коммутаторов, трех переключателей, двух регистров, двух накапливающих сумматоров, вести элементов И, двух элементов НЕ, сумматора, управляемого сдвигателя.

Блок управления содержит пять D-триггеров, RS-триггеров, десять элементов

С2

И, элемент HE пять элементов задерж-. Е ки, весть элементов ИЛИ и формирователь импульсов с соответствующими связями. 5 ил. С:

12315!2

Изобретение относится к автоматике и вычислительной технике, а именно к устройствам программного управления станками, а также к устройствам отображения графической информации на дисплеях или графопостроителях.

Целью изобретения является увеличение точности.

На фиг. 1 приведена. структурная схема интерполятора; на фиг. 2 " то 10 же, переключателя: на фиг. 3 — то же, логического блока, на фиг. 4то же, коммутатора; на фиг. 5 - то же,,блока управления.

В параболический интерполятор вхо- 15 дят (фиг. 1) два п-разрядных регист« ра 1, и-разрядный накапливающий сумматор 2, (п+1)-разрядный накапливающий сумматор 3, и-разрядный комбинационный сумматор 4, три коммутатора 20

5, (n+l)-разрядный управляемый сдвигатель 6, три переключателя 7 кода числа, два логических блока 8, блок

9 управления.

Выходы 10-17 блока 9 управления 25 соединены с синхровходами 18 обоих .логических блоков 8, с, двухшинным входом 19 второго накапливающего сумматора 2, с угранляющими двухшинными входами 20 первого и второго переключателей 7 кода числа, с управляющим входом 21 сдвигателя б,с синхровходом

:22 и входом 23 сброса первого накап ливающего сумматора 3 соответственно.

Входы 24-26 блока 9 управления 35 связаны с входом запуска интерполято» ра, со знаковым разрядом 27 комбинационного сумматора 4, со знаковым разрядом 28 накапливающего сумматора 3 соответственно. Вход 29 блока 9 управ- О ления связан с входом останова интерполятора. Знаковые входы 30 первого и второго логических блоков 8 соединены со знаковыми разрядами регистра

1 и сумматора 2 соответственно. Выхо- 45 ды 31 регистров 1 и выход 32 накапливающего сумматора 2 связаны через коммутаторы 5 с информационным входом 33 сдвигателя 6, с первым 34 и с вторым 35 входами комбинационного 50 сумматора 4, выход которого в свою очередь соединен (поразрядное логическое объединение "монтажное" ИЛИ) с вйходом коммутатора 5 и связан с информационная входом 33 сдвигателя 55

6. Его выход соединен с информационным входом 36 накапливающего сумматора 3. Входы 37 знака переклюl вх в y

О, если Е; «О и /вх;/ /ву;/ > agn в х; н остальных случаях;

О, если Е;> О и /вх;/z/ в у / в х;, = вх в остальных случаях; чателей 7 кода числа связаны со знаковыми разрядами соответственно регистра 1, сумматора 2, причем вход 37 переключателя 7 подключен к инверсному выходу 38 знакового разряда сумматора 2, Выход 39 накапливающего сумматора 2 соединен с управляющим входом 20 переключателя 7 кода числа.

Отметим,, что вход 20 состоит из двух шин — первой 40 и второй 41 ° Знаковый разряд нторого накапливающего суммато.ра 2 соединен с первой шиной 40 входа 20 третьего переключателя 7, Выход 42 переключателя 7 состоит из двух шинпервой 43 и второй 44.

Выходами интерполятора являются четыре выхоДа двух логических блоков

8 (координата х:х+1; х-1; координата

y:y+1, у-1). Входами интерполятора являя.тся и-разрядные входы 45 занесения первого (параметр а) и второго (параметр вх,) регистра 1 и и-разрядный вход 46 предварительной установки накапливающего сумматора 2 (параметр ву,). Выходы 42 переключателей 7 кода числа связаны с управляющими входами 47 коммутаторов 5.

Переключатель 7 кода числа содержит (фиг. 2) двухвходоной логический элемент 48 сложение по модулю дна и логический элемент НЕ 49, Коммутатор 5 содержит (фиг. 3) на каждый (из п) разряд днухвходовой логический элемент ИЛ11 50, первый и второй трехвходоные элементы И 51 (с запретом) и 52, логический элемент

53 сложение по модулю два, причем управляющий вход 47 состоит из двух

;шин (первой 54 и второй 55).

Логический блок 8 содержит (фиг. 4) логический элемент НЕ 56, три двухвходовых логических элемента

И 57, Блок 9 управления содержит(фиг. 5) элементы 58 задержки, пять D-триггерон 59, RS-триггер 60, генератор 61 тактовых импульсов, формирователь

62 импульсов, десять элементов И 63, элементы ИЛИ 54, элемент НЕ 65.

Интерполятор работает н соответстнии с алгоритмом

1231512 4 а у", если E; > 0 и / ьх;/ /лу;.I а н " ьу; + a в остальных случаях;

npg/ax;l з/ьи; ) 1б4 при/ьк;/ /а ;/

6;i2(lax;„/-/g;„II, есьи Е; 0

Е;-2/ а ;+, /, если ; а 0 с Е;+2(!ьк;„/-/ ц;„/+а 3i)n у;„,если Е; >0

Ц+2/ьк;„/,åñ è Е; 0

Е;./ах;„/+/ау;„/, есьи /ьк;/- /и;! и/ьк;„/ /ьц;„/ ; - (/ак,+, /+ /ь „,13, есьи /ьк; /c /ац;/ и (а к;„ / >/ а 4„ /

E ° В остальных случаях

Фб(с где а х, ау

Ф ав йх в ау " величины. элементарных перемещений (шаги) на i такте по соот-

20 ветствующей координате, содержимые первого, второго регистров и начальное содержимое второго накапливающего сумматора соответственно; оценочная функция на

i-м такте, причем

30 (ах,)-2(ьу,), если (ьх,)> (ьу„) 2(ах )-(ьу,), если (ьх,) (ау ), - 0,1,2,... — номер такта.

Перед началом работы в первый и второй регистры 1, а также в накапливающий сумматор 2 должны быть занесены числа, определяющие вид (уравнение) и фрагмент (участок графика) па- о раболы. Кроме того, должен быть сброшен триггер 60.

Работа предлагаемого интерполятора происходит следующим образом.

По прямоугольному сигналу "Пуск",45 поступившему извне через вход 24 производятся следующие действия: сброс через элемент ИЙИ 50 соответствующих триггеров 59; сброс через выход 17 и вход 23 накапливающего сумматора 3; сброс и установка соответствующих триггеров 59.

Сигйал ".Пуск" поступает на вход (с двумя промежуточными выводами)

,элемента 58 задержки. Спустя некоторое время сигнал появляется на первом промежуточном выходе, откуда он поступает на элемент ИЛИ 64 и через выход 16 уходит на синхровход 22 накапливающего сумматора 3. Происходит занесение выходного числа с комбинационного сумматора 4 через сдвигатель

6 на сумматор 3. Заметим, что поскольку с выхода 15 на вход 21 управляемого сдвигателя 6 не поступает "высокого" (1) уровня напряжения, то он передает число с входа на выход без сдвига. На входы 34 и 35 комбинационного сумматора 4 поступают два числа: с второго регистра 1 через коммутатор

5 и с второго накапливающего сумматора 2 через коммутатор 5. Причем эа счет связи входа 37 переключателя 7 кода числа с прямым выходом знакового триггера регистра 1 он с помощью коммутатора 5 образует код + /ьх,/, а за счет связи входа 37 с инверсным выходом знакового триггера второго накапливающего сумматора 2 переключатель 7 и коммутатор 5 образуют код

- / ь у,/.. Их сумма / ь х, / — / ьу,/ вычисляется в комбинационном сумматопе

Знаковый разряд через выход 27 поступает на вход 25 в блок 9 управления и далее на вход триггеров 59.

По заднему фронту импульса с промежуточного выхода элемента 58 задержки происходит установка соответствующих триггеров 59 по входу D в "1", если

/<> / /ь у.! °

В зависимости от знака величины

/ь х, / — (a у, / с помощью импульса с промежуточного выхода элемента 58 задержки происходит подсуммирование (через сумматор 4, сдвигатель 6, ра-. ботающий в режиме отсутствия сдвига) либо/ ь х„/, либо -/ьу,/, 12315

Первый случай /А х / — l А х,/ > 0 выявляется элементом И 63, выходной и lf сигнал которого через монтажное

ИЛИ поступает на выход 13, а далее на вход 20 (вторая шина 41) блока 7 и запрещает через элемент НЕ 65, через вторую шину 44 выхода 42, через вторую шину 54 входа 47 подсуммирование / дх,/, закрыв низким уровнем все элементы И 51 и 52. В то же вре- 10 мя подсуммирование кода -/Ау / обеспечивается путем его подачи из сумматора 2 через коммутатор 5 на вход 35 сумматора 4.

Второй случай выявляется элементом 15

И 63 (при /Ах,/ - /ду,/<0), выходной сигнал которого через "монтажное"

ИЛИ поступает на выход 14 и далее на вход 20 второго блока 7 (вторая шина

41). Это также (как .и в только что 20 рассмотренном случае) приведет к закрытию коммутатора 5, а в конечном случае к запрету подсуммирования кода -/Ау,/ . В то же время код /Ак,/ будет подсуммирован через коммутатор

6.

Выходной сигнал элемента 58 задержки поступает на вход 8 триггера

60, устанавливает его в "1". Сигнал с его прямого выхода открывает эле-. 3G мент И 63 и закрывает (сигналом с инверсного выхода) соответствующие элементы И 63. На этом заканчивается начальный этап работы интерполятора, связанный с вычислением начального д значения оценочной функции с-, Дальнейшая работа интерполятора проходит по аналогичному циклу для каждого i"ro такта, а начало каждого такта задается генератором 6), импульсы которого проходят через открытый элемент И 63 и запускают формирователь 62. Его очередный сигнал прямоугольной формы поступает через эле 1 мент ИЛИ 69 на вход R первого н вход

S.ñoîòâåòñòâóþùèõ триггеров 58, ставя их в "0" и "1 соответственно.

Кроме того, этот же сигнал переписывает содержимое одного из триггеров

58.в другой, т.е. заполняется старое значение sign (/Ах;/- / nу,/). Кроме того, знак содержимого сумматора 3, поступающий через выход 28, вход 26 на вход D триггера 58 (Е;;), заносится н этот триггер с помощью импульса с выхода формирователя 62. Далее этот же прямоугольный импульс поступает на элемент 58 задержки с тремя

12 б промежуточными выводами (сигналы с них будем называть первым, вторым и третьим сигналами).

Первый сигнал поступает в качестве синхросигнала через выходы 10 и Il в логические блоки 8 (через их вхо ды 18),. На выход 10 (координата х) через элемент ИЛИ 64 и элемент И 63 поступает сигнал об элементарном передвижении по координате х, Направление этого передвижения определяется в первом логическом блоке 8 в зависимости от сигнала, поступающего па входу 30 от знакового разряда второго регистра 1, содержащего Ах;, Аналогичные действия, но уже через выход

11, выполняются по коодинате у, Знак (по входу 30) берется со старшего разряда (выход 39) накапливающего сумматора 2 и в работе участвуют соответствующие элемент ИЛИ 64 и элемент

И 63.

Первый сигнал, пройдя через элемент 58 задержки, через элемент И 63 (сигнал запрета вырабатывается соответствующим элементом И 63, если в

i-м такте не было движения по координате х) через выход 12 поступает в качестве синхросигнала на вторую шину входа 19 накапливающего сумматора

2, совершая подсуммиронание содержимого первого регистра 1 к содержимрму сумматора 2.

По заднему фронту первого сигнала через второй элемент ИЛИ 64 происходит запись в соответстгующий триггер

59 нового значения Sign (/д х;„ /—

-/Ау;„ / ), поступающего со знакового вьгхоца 27 комбинационного сумматора

4 через вход 25 блока 9 управления на вход D этого триггера.

Второй сигнал с элемента 58 задержки по выходу 15 и входу 21 устанавливает (на время действия сигнала) сдвнгатель 6 в состояние сдвига на один разряд влево. Кроме того, через соответствующие элемент ИЛИ 64 и элемент. 58 задержки, элемент ИЛИ 64 и выход 16 он поступает на вход 22 сумматора 3 B качестве синхросигнала.

Этим самым производится подсуммированне 2 (/дх„/ — / ду;/ ) по переднему фронту синхросигнала. При этом, если

Е; 0 н /дх;/ . /Ау;/, на выходе соответствующего элемента И 63 появляется " 1", запрещающая через вторую шину выхода 14, вход 20 {вторая шина

4 1), через элемент НЕ 65 переключате7 1231 ля 7 прохождения числа -(Ьу (на выход коммутатора 5 и соответственно на вход 35 комбинационного сумматора

4, а далее через сдвигатель 6 - на вход сумматора 3, т.е. в этом случае происходит подсуммирование тот bK0 2

/ax;„ t „

Аналогичный запрет, но уже на подсуммирование /Ьх;„ /, образуется при условии Е, > 0 и /aх;/> /ду;/, вырабатываемом соответствующим элементом

И 55. Сигнал "1" на его выходе поступает через вторую шину выхода 13 на вход 20 в первый переключатель 7 кода числа, где он, пройдя через элемент 15

НЕ 65 поступает в коммутатор 5 и запрещает (уровнем "0") прохождение кода /ьх;„ / с входа на выход коммутатора 5. С окончанием второго сигнала сдвигатель 6 возвращается в исход- 20 ное состояние (сдвига нет), По третьему сигналу производится подсуммирование величины а,sign n y;» к содержимому сумматора 3, если с;> 0 и / Ь х, / z f д у; f Это условие проверя- 25 ется соответствующим элементом И 63, на выходе которого возникает сигнал

"1", который открывает соответствующий элемент 63, запрещающий через выходы 13 и 14 подсуммирование/ьх;+,/ 3р и / Ьу;„ / Кроме того, сигнал на выходе соответствующего элемента И 63 . через элемент 58 задержки и элемент

ИЛИ 64 разрешает (синхросигнал) подсуммирование а sign и у;„. При этом третий сигнал че„ез элемент НЕ 65 блока 9 управления, через выход 12 поступает на двухшинный вход !9 сумматора 2, далее третий. сигнал по второй шине вместе с шиной его знакового40 разряда поступает на вход 20 третьего переключателя 7 кода числа. При этом в зависимости от знака hу;„ (связь: выход 39 сумматора 2 — вход

20 переключателя 7) и знака я (по входу 37 переключателя 7) коммутатор

5 посыпает либо "+/а) ", либо "-la} (в дополнительном коде). Запрет на пересылку в коммутатор 5 будет снят низким уровнем напряжения, поступающим от элемента НЕ 65 блока 9 управления. Код числа à-sign 6у;„ через сдвигатель 6 поступает на сумматор 3.

Выход сумматора 4 в этот момент "нулевой" (бып запрет на подсуммирование

/ьх /+, /и /ьу; l ), По выходному сигналу элемента 58 задержки происходит выявление случаев

512 8 смены знака разности (/Ьх;(- /Ьу;/) при переходе от i-ro такта к (i+1)-му.

Если "+ сменяется íà "-" что обнаруживает элемент И 52, с его выхода посыпается сигнал "1" по выходу 14 на вход 20 (шина 40) переключателя

7 кода. С его выхода 42 (первая шина

43) снимается сигнал (через первую шину 53 входа 4? коммутатора 5), инвертирующий код, выходящий из коммутатора 5 (вместо - /ьу;„ /имеем

+ / ь у;„ / ) . Выходной сигнал элемента

58 через соответствующие элемент

ИЛИ 64, элемент 58 задержки, логический элемент ИЛИ 64, выход 16, вход

22 разрешает как синхросигнал подсуммирование (/ax;„ / + / ь у „ /) к содержимому накопительного сумматора 3.

Аналогично при смене знака (/Ьх;/-(ду;/ ) с -" на. "+" срабатывает элемент И 52, с выхода которого "!" поступает через выход 13 на вход 20 (первая шина 40) переключателя 7 кода, через его выход 42 (первая шина

43) на вход 47 (первая шина 53) коммутатора 5. Вместо обычного +/b,x,,/ получаем -/Ьх;„ /. Подсуммируется в этом случае величина /-(ax,„/—

-/Ьу;„/ /

На этом i-й такт заканчивается.

Ф

Он, помимо значений Ь х и h, у, готовит для следующего такта следующие величины. ;„ (сумматор 3), b.ó, „ (сумматор 2) и ьх;„ (второй регистр .1 — его содержимое не меняется) .

Если в какой-то i-й такт извне на вход 29 поступит сигнал "Стоп", означающий конец интерполяции, то он сбросит триггер 60, а тот запретит с помощью первого элемента И 55 прохождение последующих импульсов с генератора 60 импульсов. Работа интерполятора будет завершена.

Формула изобретения

Параболический интерполятор, со держащий блок управления, первый регистр, информационный выход которого подключен к информационным входам первого коммутатора и первого накапливающего сумматора, выход которого подключен к информационному входу второго коммутатора, второй накапливающий сумматор, о т л и ч а ю ш и и с я тем, что, с целью повьппения точности, в него введены три переключателя, третий коммутатор, сумматор, второй ре1231512 гистр, управляемый сдвигатель, шесть элементов И и два элемента НЕ, причем выход знакового разряда первого регистра подключен к информационному входу первого переключателя, выход которого подключен к управляющему входу первого коммутатора, выход которого соединен с выходом сумматора и подключен к информационному входу управляемого сдвигателя, выход которого подключен к информационному входу второго накапливающего сумматора„ информационный выход второго регистра подкЛючен к информационному вхоцу третьего коммутатора, выход которого подключен к первому входу сумматора, второй вход которого подключен к выходу второго коммутатора, управляющий вход которого подключен к выходу второго переключателя, информационный вход которого подключен к инверсному выходу знакового разряда первого накапливающего сумматора, прямой выход знакового разряда которого подключен, к управляющему входу первого переклю25 чателя, управляющий вход третьего коммутатора подключен к выходу третьего переключателя, информационный вход которого подключен к выходу знакового разряда второго регистра, информационные входы первого и второго регистров и установочный вход первого накапливающего сумматора являются соответственно входами задания первого и второго параметров и входом началь-35 ной установки интерполятора, выход знакового разряда второго регистра подключен к первому входу первого элемента И и входу первого элемента

HR выход которого подключен к пер- 40 вому входу второго элемента И, второй вход которого объединен с вторым входом первого элемента И и подключен к выходу третьего элемента И, Прямой выход знакового разряда пер- 45 ваго накапливающего сумматора подключен к первому входу четвертого элемента И и входу второго элемента НЕ, выход которого подключен к первому входу пятого элемента И, второй вход 50 которого объединен с вторым входом четвертого элемента И и подключен к выходу шестого элемента И, а выходы первого, второго, четвертого и пятого элементов И являются информацион- 55 ными выходами группы интерполятора, при этом блок управления содержит пять D-триггеров, RS-триггер, формнрователь импульсов, десять элементов И, шесть элементов ИЛИ, элемент

НЕ, пять элементов задержки и генератор тактовых импульсов, выход кото рого подключен к первому входу первого элемента И, выход которого подключен к входу формирователя импульсов, выход которого подключен к первому входу первого элемента ИЛИ, входам синхронизации первого и второго Ртриггеров, и входу первого элемента задержки, первый выход которого подключен к входу второго элемента задержки и первому входу второго элемента ИЛИ, выход которого подключен к входу синхронизации третьего Dтриггера, прямой выход которого подключен к первому входу второго эле-. мента g u D-входу первого D-триггера, прямой выход которого подключен к первым входам третьего и четвертого элементов И и первому входу пятого элемента И, выход которого подключен к первым входам третьего и четвертого элементов ИЛИ и первому входу шестого . элемента И, выход которого подключен к входу элемента HE u входу третьего элемента задержки, выход которого подключен к первому входу пятого элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента задержки, вход которого подключен к выходу шестого элемента ИЛИ, первый вход которого объединен с вторыми входами второго и четвертого элементов И и подключен к второму выходу первого элемента за-. держки, третий и четвертый выходы которого подключены соответственно к второму входу шестого элемента ИЛИ и второму входу. шестого элемента И, первый выход пятого элемента задержки подключен к третьему входу пятого элемента ИЛИ, второму входу второго элемента ИЛИ и входам синхронизации четвертого и пятого D-триггеров, второй и третий выходы пятого элемента задержки подключены соответственно к четвертому входу пятого элемента ИЛИ и S-входу RS-триггера, прямой выход которого подключен к второму входу первого элемента И, инверсный выход

RS-триггера подключен к первым входам седьмого и восьмого элементов И, прямой выход четвертого D-триггера подключен к второму входу седьмого элемента И, инверсный выход восьмого элемента И, прямой выход второго

О-триггера подключен к вторым входам

1l 1231 третьего элемента И и четвертого элемента ИЛИ, инверсный выход второго

D-триггера подключен к второму входу пятого элемента И и первому входу девятого элемента И, вторым входам тре-,тьего элемента ИЛИ и подключе. л инверсному выходу первого D-триггера, третий вход четвертого элемента И подподключен к инверсному выходу третьего 0-триггера, выход второго элемента 1О задержки подключен к входу десятого элемента И, инверсный вход которого подключен к выходу третьего элемента

И, третий выход первого элемента задержки подключен к управляющему входу управляемого сдвигателя, выходы четвертого, шестого, восьмого и девятого элементов И блока управления подключены к управляющему входу тре тьего переключателя, выход элемента ро

ЙЕ и выход десятого элемента И блока управления подключены к входу синхронизации первого накапливающего сумматора, выходы второго, третьего, шестого и седьмого элементов И блока 25

512 12 управления подключены к управляющему входу второго переключателя, выход пятого элемента ИЛИ подключен к входу синхронизации второго накапливающего сумматора, вход сброса которого объ единен с вторым входом первого элемента ИЛИ, входом пятого элемента.задержки, R-входами второго и третьего

D-триггеров и S-входом первого Dтриггера. блока управления и является входом запуска ин Герполятора, входом останова которого является D-вход второго D-триггера, S-вход пятого

D-триггера и R-вход четвертого Dтриггера подключены к выходу первого элемента ИЛИ, выход знакового разряда второго накапливающего сумматора подключен к 9-входам третьего, четверто го и пятого D-триггеров, выходы третьего и четвертого элементов ИЛИ; блока управления подключены к первым вводам соответственно третьего и ее-стого элементов И, вторые входы которых подключены к первому выходу первого элемента.

1231512

/б Составитель А. Баранов

Редактор М. Келемеш Техред И.Гайдош Корректор В.Бутяга

Заказ 2652/52

Тираж 67! Подписное

ВНИИПИ Государственного комитета СССР по делам изооретений и открытий

113035, Москва, Ж-35, Раушская наб„, д. 4/5

Производственно-полиграфическое предприятие, г„ Ужгород, ул. Проектная, 4