Устройство для контроля дуплексного канала связи

 

Изобретение относится к электросвязи . По отношению к авт. св. № 1061280 поБьппается достоверность контроля при изменениях полярности сигнала в дискретном канале связи. Устройство содержит в приемной части шесть сумматоров (С) 1, 4, 5, П, 20 и 23 по модулю два, ключ 2, регистр 3, два элемента И 6 и 12, два инвертора 7 и 8, интегратор 9 прямого кода, интегратор 10 обратного кода, блок расфазирования 14 и два триггера (Т) .. 21 и 22; в передающей части - С 15 по модулю два, датчик 16 псевдослучайной последовательности, опорный генератор 17, элемент И-НЕ 18 и Т 19, а также блок анализа (БА) 13. Ошибки, присутствующие во входной информации, поступают через открытый элемент И 12 и С 20 на вход БА 13. Для исключения возможности удвоения ошибок, вызванных преобразованием информации в Т 22 и С 23, введен С 20. Если в течение времени анализа в БА 13 поступает допустимое для заданного критерия качества число ошибок, то БА 13 формирует для обратного направления сигнал Канал исправен и высокий уровень поступает на вход С 15, который начинает инвертировать псевдослучайную последовательность, формируемую датчиком 16. Цель достигается введением опорного генератора 17, элемента И-НЕ 18, Т19,21и22 и С 20 и 23. 2 нл. о (Л I jO 35 to ISJ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 4 Н 04 L 11/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 1061280 (21) 3630873/24-09 (22) 27.07.83 (46) 15.05.86 Бюл. У 18 (72) Ф.Г.Гордон и M.ß,Âåðòëèá (53) 621 ° 395.664(088.8) (56) Авторское свидетельство СССР

11 1061280, кл. Н 04 L 11/08, 1982. (54) УСТРОИСТВО ДЛЯ КОНТРОЛЯ ДУПЛЕКСНОГО КАНАЛА СВЯЗИ (57) Изобретение относится к электросвязи. По отношению к авт. св.

Ф 1061280 повышается достоверность контроля при изменениях полярности сигнала в дискретном канале связи.

Устройство содержит в приемной части шесть сумматоров (С) 1, 4, 5, ll, 20 и 23 по модулю два, ключ 2, регистр

3, два элемента И 6 и 12, два инвертора 7 и 8, интегратор 9 прямого кода, интегратор 10 обратного кода, блок расфазирования 14 и два триггера (Т) .80 А2

21 и 22; в передающей части — С 15 по модулю два, датчик !6 псевдослучайной последовательности, опорный генератор 17, элемент И-НЕ 18 и Т 19, а также блок анализа (БА) 13. Ошибки, присутствующие во входной информации, поступают через открытый элемент И !2 и С 20 на вход БА 13. Для исключения возможности "удвоения" ошибок, вызванных преобразованием информации в

Т 22 и С 23, введен С 20. Если в течение времени анализа в БА 13 поступает допустимое для заданного критерия качества число ошибок, то БА 13 формирует для обратного направления сигнал "Канал исправен" н высокий уровень поступает на вход С 15, который начинает инвертировать псевдослучайную последовательность, формируемую датчиком 16. Цель достигается введением опорного генератора 17, элемента И-НЕ 18, Т 19, 21 и 22 и

С 20 и 23. 2 ил.

12316

Изобретение относится к электро" связи и может быть использовано для контроля состояния дуплексных дискретных каналов в автоматизированньгх системах связи. 5

Цель изобретения — повышение достоверности контроля при изменеггиях полярности сигнала в дискретном кана ле связи, На фиг.1 изображена структурная 10 электрическая схема устройства для контроля дуплексного канала связи, на фиг.2 — структура контрольной последовательности в различных .точках устройства. 15

Устройство содержит четвертый сумматор 1 по модулю два, ключ 2, регистр 3, второй сумматор 4 по модулю цвай первый сумматор 5 по моцулю два, 20 второй элемент И 6, первый 7 и второй 8 нпверторы, интегратор 9 прямого кода, интегратор 10 обратного кода, пятый сумматор 11 Ilo модулю два, первый элемент И 12, блок 13 анализа, блок !4 расфазнрования, третий сумматор 15 по модулю два, датчик 16 псевдослучайной последовательности (ПСП), опорный геператор 17, элемент

И-НЕ 18, первый триггер 19, шестой 30 сумматор 20 по модулю два, второй 21 и третий 22 триггеры и седьмой сумматор 23 по модулю два.

Устройство работает следующим образом. 35

Датчик 16 ПСП формирует прямую контрольную ПСП.(фиг.2а), которая после сумматора 15 по модулю два сох-, раняегся в прямом виде либо преобра-". зуется в инверсную (фиг.2з) ПСП (со- 40 ответствепно при низком или высоком уровне па втором входе сумматора 15 по модуггю два), Па выходе элемента

И-III. 18, па второй вход которого поступают сигналы тактовой частоты, фор- 45 мируется импульсная последовательность, каждый импульс которой соответствует "l" в исходной ПСП. Задними фронтами сформированных в элементе

И-IIE 18 импульсов осуществляется переключение триггера 19, с выхода ко" торого информация поступает в канал (фиг.2б и 2д — для прямой TICII, фиг.2и и 2м — для инверсной ПСП).НафигЛб -, 2г и соответственно на фиг.2д — 2ж приведены два варианта преобразования прямой ПСП в зависимости от начальной фазы триггера 19, Нафиг.2и21 2

2л и фиг. 2 м — 2о — то же, для и ив ер спой ПСП.

В приемной части с помощью триггера 22 (фиг.2в и 2е или фиг.2к и

2н) и. сумматора 23 осуществляется преобразование поступающей на вход последовательности в последовательность, соответствующую исходной последовательности, формируемой датчиком 16 ПСП на передаче (фиг.2г и 2ж или фиг.2л и 2о),: На вход сумматора

1 поступает прямая или инверсная восстановленная ПСП. В исходном состоя" нии интегратор 9 прямого кода и интегратор 10 обратного кода установлены на ноль, и на их выходах имеются низкие уровни напряжения, Поступающая на вход сумматора 1 прямая ПСП не инвертируется и поступает через ключ 2 и регистр 3 на сумматор 4 по модулю два. На сумматоре

5 по модулю два осуществляется сравнение входной информации с информацией, прошедшей через регистр 3 и сумматор 4 по модулю два. Если поступающая на сумматор 1 информация соответствует закону формирования прямой

ПСП, то на выходе сумматора 5 по модулю два не появляется сигнал "Ошибка" прямого кода. Если в течение тактов ПСП поступает без ошибок, то на выходе интегратора 9 прямого кода появляется высокий уровень, который переводит ключ 2 в положение, при котором информация с выхода сумматора

4 по модулю два поступает на вход регистра 3. При этом регистр 3 и сумматор 4 по модулю два образуют эталонньгй синфазный датчик ПСП, На сумматоре 5 по модулю два осуществляется сравнение входной информации с информацией, сформированной этим эталонным датчиком. Если во входной информации .присутствуют ошибки, то эти ошибки через открытый элемент И 12 поступают на вход сумматора 20. При этом для прямой ПСП ошибками является высокий уровень сигнала на выходе сумматора 5 по модулю два, а так как на выходе интегратора 10 обратного кода — низкий уровень, то сумматор 11 пропускает эти ошибки на вход элемента И 12 без инверсии.

Ошибки с выхода элемента И 12 поступают через сумматор 20 по модулю два на вход блока 13 анализа. Для исключения возможности "удвоения" ошибок, вызванных преобразованием инфор1621 з 123 мации в триггере 22 и сумматоре 23 по модулю два, введен сумматор 20 по модулю два. До момента фазировани» ошибки, вызванные помехами в канале, не формируются, на выходе элемента

И !2 постоянно присутствует нулевой уровень и ошибки в блок 13 анализа не поступают.

После фазирования (отсутствие ошибки в течение tn тактов) сигналом с выхода интегратора 9 прямого кода открывается элемент И !2 и каждая появившаяся ошибка на входе приемной части устройства вызывает при восстановлении исходной последовательности появление двух ошибок на выходе сумматора 23 по модулю два (за счет задержки информации в триггере 22 при восстановлении исходной последовательности). Таким образом, происходит 20

"удвоение" ошибок. При этом каждая ошибка на входе приемной части устройства вызывает появление единичного уровня на выходе элемента И 12.

При прохождении первой ошибки через сумматор 20 по модулю два па вход блока 13 анализа в триггер 21 (D-триггер) записывается единичный сигнал, который в следующем такте запрещает ложную ошибку на выходе сум- 30 матора 20 по модулю два. При поступлении на вход приемной части .устройства пакета из двух подряд следующих ошибок на выходе элемента И 12 появляются две ошибки, разделенные одним 35 безошибочным интервалом.

Если в течение времени анализа в блок 13 анализа поступает допустимое для заданного критерия качества число ошибок, то блок 13 анализа сформи-40 рует для обратного (входящего) направления сигнал "Канал исправен" на второй вход сумматора 15 по модулю два передающей части устройства поступит высокий уровень и сумматор 15 45 по модулю два начинает инвертировать

ПСП, формируемую датчиком 16 ПСП, В приемной части противоположного пункта на выходе сумматора 5 по мо" дулю два появляется постоянно высо- 50 кий уровень (инверсной ПСП). Этот сигнал через инвертор 8 поступает на интегратор 10 обратного кода и через интервал времени, определяемый временем интеграции, на выходе интеграто- 55 ра !0 обратного кода появляется высокий уровень (сигнал приема обратного кода). Этот сигнал поступает на второй вход сумматора 11 по модулю два, который осуществляет инверсию сигналов, поступающих с выхода сумматора

5 по модулю два. Для обратной ПСП ошибки" — сигнал низкого уровня на выходе сумматора 5 по модулю два.

Эти сигналы инвертируются сумматором

ll по модулю два и в блок 13 анализа поступают ошибки. Одновременно высокий уровень с выхода интегратора 10 обратного кода поступает в блок 13 анализа, что несет информацию об исправности канала в прямом направлении.

Таким образом, приемная часть устройства продолжает осуществлять контроль ошибок по инвертированной ПСП.

Если приемная часть устройства принимает обратный код и через некоторое время формирует сигнал "Канал исправен, то формируется обобщенный сигнал "Канал исправен" в блоке 13 анализа, свидетельствующий об исправности дуплексного канала. Причем этот сигнал формируется практически одновременно на обоих концах канала.

Если во время контроля канала по обратному коду происходит скачок фазы или из-за большого пакета ошибок сформируется сигнал "Блокировка", то блок 14 расфазирования формирует сигнал Сброс", которым оба интегратора

9 и 10 переводятся в исходное состояние. При этом ключом 2 размыкается цепь обратной логической связи и начинается новый процесс фазирования приемной части устройства. Так как при этом на прием поступает обратный код (инвертированная ПСП), то сначала по инвертированной ПСП срабатывает интегратор 10 обратного кода, при этом открывается элемент И б, так как на второй вход элемента И 6 поступает высокий уровень от инвертора

7, на вход которого поступает низкий уровень от интегратора 9 прямого кода. Сумматор 1 по модулю два начинает инвертировать входную информацию и на выходе появляется прямая ПСП, по которой осуществляется фазирование. При этом срабатывает интегратор

9 прямого кода, закрывается элемент

И 6, сумматор 1 по модулю два перестает инвертировать поступающую на его вход информацию и открывается элемент И 12. Устройство переходит в режим контроля ошибок по обратному коду.

123!621

Формул а и з об р е т е ни я

2 Преоброзодояие лрямОй I7Сlт а 11 О 1 ОО 771 О 1001

b 0 1 О1 10 0О107 1000 t о 1 о 11 0 001а» àà о

010 а11101оо 1 д 10 1 а 011101001110 е а 1а 0111010011

1 1 о10011101oo1

g Преоброъо8иние июаерсной ПСП

0 1 110001011000 7 0 11

1 1 а 010000110171 10 010

11 7 001000011а111100 7

0 0 O 1 01100010 7100 0 1 01 1 о о а о1 707771а07оо00110

0 0 0 0 1107117 0 0100 0 0 7 1 о

0 0 01 0110001011000 10 1 7

Фиг. 2

Составитель В.Слепаков

Техред О.Гортвай Корректор С.П1екмар

Редактор A Ðåâèí

Заказ 2662/58 Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Устройство для контроля дуплексно1о канала связи по авт,св. N 1061280, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля при изменениях полярности сигнала в дискретном канале связи, в него введены в передающей части опорный генератор, элемент И-НЕ и первый триггер, а в приемной части — второй и третий триггеры и шестой и седьмой сумматоры по модулю два, при этом выход третьего сумматора по модулю два соединен с входом канала связи через последовательно соединенные элемент

И-HE второй вход которого соединен с тактовым входом датчика ПСП и с выходом опорного генератора, и первый триггер, выход первого элемента И соединен с первым входом блока анализа через шестой сумматор по модулю два, 5 ВтОРОй ВХОД и ВыхОД котОРОГО сОВДИ нены соответственно с выходом н с первым входом второго триггера, а выход канала связи соединен с первым входом четвертого сумматора по моду-!

О лю два через последовательно соединенные третий триггер и седьмой сумматор по модулю два, второй вход которого соединен с первым входом третьего триггера, второй вход которого, !

5 являющийся входом тактовых импульсов устройства, соединен с вторым входом третьего триггера и с тактовыми входами регистра, интегратора прямого кода, интегратора обратного кода и

20 блока расфазирования.