Устройство для ортогонального преобразования цифровых сигналов по уолшу-адамару

 

Предлагаемое устройство ортогонального преобразования .цифровых -сигналов по Уолшу-Адамару относится к области автоматики и вьтислительной техники и вьшолняет быстрый алгоритм преобразования Уолша-.Адамара над входной последовательностью из ментов. Устройство может быть использовано в аппаратуре обработки образов , сжатия информации при передаче данных, для анализа и обработки звуковых сигналов, для цифровой фильтрации и т.д. Устройство содержит два блока сдвиговых регистров, регистр, сумматор коммутаторы, блоки злементов ИЛИ и блок управления. Цель изобретения - упрощение устройства. Достижение цели обусловлено введением двух блоков сдвиговых резисторов и групп элементов И, ИЛИ, вьтолняющих функции коммутаторов. В результате исключена большая группа блоков элементов И, ИЛИ и упрощена конструкция устройства. 4 ил. (Л ы 4 00 4; vi

СОЮЗ СО8ЕТСКИХ

СОЦИАЛИСТИЧЕСКИЛ

РЕСПУБЛИК (19) (И) 44 А1 (51) 4 G 06 F 1 5/332

jE й

ОПИСАНИЕ ИЗОБРЕТЕНИЯ"!

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТБЕКНЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3821285/24-24 (22) 29.11.84 ,(46) 30.05.86. Бюл ° № 20 (71) Ленинградский электротехнический институт им. В. И. Ульянова (Ленина)

172) С. Н. Титовский, Н. В. Титовская и В. К. Шмидт (53) 681.3(088.8) (56) Авторское свидетельство СССР № 620974, кл. G 06 F 9/00, 1976.

Авторское свидетельство СССР № 951320, кл. G 06 F 15/32, 1980. (54) УСТРОЙСТВО ДЛЯ ОРТОГОНАЛЬНОГО

ПРЕОБРАЗОВАНИЯ ЦИФРОВЫХ СИГНАЛОВ ПО

УОЛШУ-АДАМАРУ (57) Предлагаемое устройство ортогонального преобразования, цифровых сигналов по Уолшу-Адамару относится к области автоматики и вычислительной техники и выполняет быстрый алгоритм преобразования Уолша-Адамара над и входной последовательностью из 2 элементов. Устройство может быть использовано в аппаратуре обработки образов, сжатия информации при передаче данных, для анализа и обработки звуковых сигналов, для цифровой фильтрации и т.д. Устройство содержит два блока сдвиговых регистров, регистр, сумматор коммутаторы, блоки элементов ИЛИ и блок управления. Цель изоб1 ретения — упрощение устройства. Достижение цели обусловлено введением двух блоков сдвиговых резисторов и групп элементов И, ИЛИ, выполняющих функции коммутаторов. В результате исключена большая группа блоков элементов И, ИЛИ и упрощена конструкция устройства. 4 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре обработки образов, сжатия информации при передаче данных, для анализа и обработки звуковых и видеосигналов, для цифровой фильтрации и т.д.

Цель изобретения — упрощение устройства.

На фиг. 1 изображена функциональная схема устройства ортогонального преобразования цифровых сигналов по

Уолшу-Адамару; на фиг. 2 — функцио/ нальная схема блока управления, на фиг. 3 -- временная диаграмма блока управления; на фиг. 4 — граф преобразований Io Уолшу-Ацамару.

Устройство содержит коммутаторы 1-6, блоки 7-9 элементов ИЛИ, регистр !О, сумматор-вычитатель 11,, блоки 12 и 13 сдвиговых регистров, блок 14 управления, выходы 15-20 блока управления. Блок управления содержит генератор 21 тактов, счетчик 22, триггер 23, элементы И 2429, элементы ИЛИ 30 и 31.

Устройство работает следующим образом.

Перед началом вычисления И отсчетов входного сигнала хранятся на последовательных адресах в блоке 12 сдвиговых регистров. Каждая итерация выполняется за 217 тактов.

На первой итерации (и на всех послецующих нечетных итерациях) выход олока 12 сдвиговых регистров через коммутатор 5, блок 8 элементов ИЛИ подключен к его входу и через коммутатор 1, блок 7 элементов UTH к входам регистра 10 и сумматора 11, выход сумматора !1 через коммутатор

4, блок 9 элементов ИЛИ подключен к входу блока 13 сдвиговых регистров.

В соответствии с диаграммой (фиг. 3) состояние коммутаторов 1-6 изменяется лишь при переходе с оцной итерации на другую (т,е. через Zl тактов). За первые М тактов 1! отсчетов сдвигаются на выход блока 12 под действием управляющих сигналов на шине 17 и к (И+!)-му такту оказываются вновь записанными но прежним адресам. При этом первый Х и второй Х отсчеты (и далее каждый нечетный и четный отсчеты) благодаря задержке нл один такт в регистре 10 одновременно поступают на информа234847 2 ционные входы сумматора 11. Сумматор

1l настроен по шине 19 на сложение.

Сумма Х,+Х ьо втором такте (и последующие суммы в четных тактах) записываются в блок !3 сдвиговых регистров под действием управляющих сигналов на шине 18 блока 14 управления. После N тактов И/2 сумм оказываются записанными на т1/2 адресах

10 в блоке 13. В течение следующих

N тактов (вторая половина первой или последующей нечетной итерации) сумматор 11 работает в режиме вычитания, поэтому в (К+Д)-м такте в блок 13 записывается разность Х, -Х а в конце итерации во второй половине блока 13 оказываются записанными N/2 разностей, Такая работа соответствует графу преобразований щ (фиг. 4).

На второй итерации (и аналогично на всех четных итерациях) устройство работает аналогично, но роли блоков 12 и 13 взаимно изменяются.

В качестве исходных данных выступаKT промежуточные результаты вычисле— ний, накопленные в блоке 13.

По окончании и-й (!т-2 ) итерации коэффициенты преобразования С,...,С, Щ оказываю" ся. записанными в блоке 12 дтп говых ре1 ис тров .

Тактовая частота задается генератором 2 тактов в блоке 14 управле— пня, Триггер 23 со счетным входом задает признак четности тактов, а счетчик 22 — признак четности итераций и половин итераций. Элементы

И 24-29, ИЛИ 30 и 3! выполняют функцию коммут"òоров тактовых импульсов.

QQ

Ф о р м у л а и з о б р е т е н и я

Устройство для ортогональ,aro преобразования цифровых сигналок по

Уолшу- дамару, содержащее шесть коммутаторов, три блока элементов ИЛИ, регистр,. сумматор-вычитатель, блок управления, причем выходы первого и второго коммутаторов подключены к входам первого блока элементов ИЛИ, выходы третьего и четвертого коммутаторов подключены к входам второго блока элементов ИЛИ, выходы пятого и шестого коммутаторов ттодключены к

->5 входам третьего блока элементов ИЛИ, выход первого блока элементов ИЛИ подключен к информационному входу ре— гистра, вьгход регистра подкгпочен к

1234 первому информационному входу сумматора-вычитателя, о т л и ч а ю— щ е е с я тем, что, с целью упрощения устройства, оно содержат два блока сдвиговых регистров, а блок 5 управления содержит генератор тактов, триггер, счетчик, шесть элементов И, два элемента ИЛИ, выход первого блока элементов ИПИ подключен к второму информационному входу сумматора-вычи- 1О тателя, выход сумматора-вычитателя подключен к информационным входам третьего и пятого коммутаторов, выходы второго и третьего блокЬв элемен тов ИЛИ подключены к информационным f5 входам первого и второго блоков сдвиговых регистров соответственно, выход первого блока сдвиговых регистров подключен к информационным входам первого и четвертого коммутаторов, щ выход второго блока сдвиговых регистров подключен к информационным входам второго и шестого коммутаторов, выход генератора тактов в блоке управления подключен к счетным вхо- д дам триггера и счетчика, а также к первым входам первого, второго, третьего и четвертого элементов И, прямой и инверсный выходы триггера блока управления подключены к вторым входам первого и второго элементов И соответственно, выход первого элемента И блока управления подключен к первым входам пятого и шестого эле847 4 ментов И, прямой выход N-го (2 " число вычисляемых коэффициентов преобразования) разряда счетчика блока управления подключен к вторым входам третьего и пятого элементов И, инверсный выход И-го разряда счетчика блока управления подключен к вторым входам четвертого и шестого элементов И, выходы третьего и шестого элементов И блока управления подключены к входам первого элемента ИЛИ, а выходы четвертого и пятого элементов И вЂ” к входам второго элемента ИЛИ, прямой выход Н-го разряда счетчика является первым выходом блока управления и подключен к управляющим входам первого, четвертого и пятого коммутаторов, инверсный выход И-го разряда счетчика является вторым выходом блока управления и подключен к управляющим входам второго, третьего и шестого коммутаторов, выходы первого и второго элементов ИЛИ являются третьим и четвертым выходами блока управления и подключены к тактовым входам первого и второго блоков сдвиговых регистров соответственно, выход (Б-1)го разряда счетчика является пятым выходом блока управления и подключен к управляющему входу сумматора-вычи" тателя, выход второго элемента И являетсяшестым выходомблока управления и подключен к тактовому входу регистра.

1234847

19

1S

Ц

t7

Дце.,1 1

Х

Х 9

gg

Х 7 8

Составитель В, Байков

Редактор E Конча Техред М. Ходанич Корректор С. Шекмар

Заказ 2987/52 Тираж 671 Подписное

ВНИИПИ Государственногс комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. П-,-ектная, 4