Устройство для контроля оперативной памяти

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для контроля блоков оперативной памяти. Цель изобретения - повьшение достоверности контроля блоков памяти. Устройство содержит блок 1 начальной установки, счетчик 2 адресов, триггер 3, счетчик 4 импульсов циклов , триггер 5, счетчик 6 импульсов, оперативньй накопитель 7, элементы ИЛИ 8 и 9, генератор 10 импульсов, счетчик 11, делитель 12 частоты, элемент И 13, ждущий мультивибратор 14, элемент И 15, коммутатор 16, контролируемый блок 17 памяти, блок 18 сравнения, блок, 19 сравнения, СЛ

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (191 (11) (511 л С 1 1 С 29/00 р ю

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /

H АВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к области автоматики и вычислительной техВа

Ъ (21) 3802614/24-24 (22) 08. 10. 84 (46) 23.04.86. Бюл. - 15 (72) С.Е.Рожков, С.А.Косарев и А,Н.Дебальчук (53) 327.081.6(088.8) (56) Авторское свидетельство СССР

¹ 862239, кл. 6 11 С 29/00, 1980.

Авторское свидетельство СССР

¹- 1001181, кл. С 11 С 29/00, 1981. ники и может быть использовано для контроля блоков оперативной памяти.

Цель изобретения — повьппение достоверности контроля блоков памяти.

Устройство содержит блок 1 начальной установки, счетчик 2 адресов, триггер 3, счетчик 4 импульсов циклов, триггер 5, счетчик 6 импульсов, оперативный накопитель 7, элементы

ИЛИ 8 и 9, генератор 10 импульсов, счетчик 11, делитель 12 частоты, элемент И 13, жпущий мультивибратор

14, элемент И 15, коммутатор 1б, контролируемый блок 17 памяти, блок

18 сравнения„ блок,19 сравнения, . коммутатор 20, триггер 21, триггер

22, ждущий мультивибратор 23 и ключ

24. Повышение достоверности контроля достигается введением оперативного накопителя 7, блока 19 сравне1226535 ния, мультивибраторов 14 и 23, триггеров 5„ 21 и 22, элементов ИЛИ 8 и 9, элемента И 15, ключа 24 и делителя 12 частоты, а также введением новых функциональных связей. 1 ил., Изобретение относится к автоматике и вычислительной технике и может. быть использовано для контроля блоков памяти.

Цель изобретения — повышение достоверности контроля блоков памяти.

На чертеже представлена блок-схема устройства для контроля блоков памяти.

Устройство содержит блок 1 началь- 10 ной установки, счетчик 2 адресов, триггер 3, счетчик 4 импульсов циклов, триггер 5, счетчик 6 импульсов, оперативный накопитель 7, элементы

ИЛИ 8 и 9, генератор 10 импульсов, счетчик 11, делитель 12 частоты, элемент И 13, ждущий мультивибратор

14, элемент И 15, коммутатор 16, контролируемый блок 17 памяти, блок

18 сравнения, блок 19 сравнения, коммутатор 20, триггер 21, триггер 22, ждущий мультивибратор 23 и ключ 24.

Устройство работает следующим образом.

В исходном состоянии сигналом 25

"Лог. 1", поступающим из блока 1 начальной установки, обнулены счетчики адресов 2 и циклов 4, триггеры 3 и 5, оперативный накопитель 7. Этим же сигналом, проходящим через элементы 30

ИЛИ 8 и 9 обнулены соответственно триггеры 21 и 22. Единичными с:игналами, поступакщими с инверсных выходов триггеров 5 и 22 на один и другой входы элемента И 13 разрешается прохождение тактовых импульсов с генератора 10 импульсов через делитель 12 частоты на вход счетчика 2 адресов.

Контролируемый блок 17 памяти нулевым сигналом с выхода триггера 3 включен в режим записи. Адресные входы оперативного накопителя 7, который единичным сигналом с инверсного выхода триггера 22 включен в режим записи, подключены через коммутатор 20 к вы- 45 ходам счетчика 6. После прихода сигнала начала контроля из блока 1

/ tI 1! (Лог.О ) счетчик 2 адресов начинает формировать адреса для записи информации н контролируемый блок 17 памяти. В первый цикл записи .н контролируемый блок 17 памяти записывается информация, поступающая через коммутатор 16 с выхода первого разряда счетчика 2 адресов. После записи информации в полный объем контролируемого блока 17 памяти счетчик 2 адресов переполняется и опрокидывает триггер 3, единичный сигнал с выхода которого переводит контролируемый блок 17 памяти в режим воспроизведения. Так как во время цикла записисчитывания счетчик 4 циклов не изменяет своего состояния, то сигнал, поступающий с коммутатора 16 на один нход первого блока 18 сравнения но время цикла считывания, идентичен сигналу, который был записан в контролируемый блок 17 памяти во время цикла записи. Таким образом, информация, которая была записана н контролируемый блок 17 памяти, сравнивается с воспроизведенной из него блоком 18 сравнения; который в случае несовпадения выдает импульс неисправности.

Предположим, что произошло несовпадение и импульс неисправности через элемент И 15 поступает на входы триггеров 21 и 22, Нулевой сигнал с инверсного выхода триггера 22 не позноляет тактовым импульсам поступать с выхода элемента И 13 на вход счетчика 2 адресов, на выходах которого теперь хранится адрес неисправной ячейки памяти. Этот же нулевой сигнал с инверсного выхода триггера 22 переводит оперативный накопитель 7 в режим воспроизведения, переключает коммутатор 20, так что адресные входы накопителя 7 подключены к выходам

1226535 счетчика 11, а также разрешает счет счетчику 11, на вход которого поступают тактовые импульсы с большой часто-. той непосредственно с генератора 10 импульсов. Одновременно триггер 21 опрокидывается в единичное состояние, разрешая прохождение импульсов через ключ 24.

Так как в первом цикле считывания во время прихода каждого импульса

Ъ неисправности в накопителе 7 не хранится адрес неисправной ячейки контролируемого блока 17 памяти, которой соответствует этот импульс, то в первом цикле считывания блок 19 сравнения не вырабатывает импульсы, которые могли бы опрокинуть через элемент ИЛИ 8 триггер 21, и ключ 24 пропускает на счетчик 6 импульсы, которые формирует ждущий мультивибратор 23 после переполнения счетчика 11, т.е. после перебора всех адресов накопителя 7. Одновременно импульс с выхода ждущего мультивибратора 23 через элемент ИЛИ 9 поступает на установочный вход триггера 22 и обнуляет его. Единичный сигнал с инверсного выхода триггера 22 переводит накопитель 7 в режим записи, обнуляет счетчик 11 и переключает коммутатор 20, который соединяет адресные входы накопителя 7 с выходами счетчика 6, который уже сосчитал импульс, пришедший со ждущего мультивибратора 23 через элемент ИЛИ 9 и ключ 24. Одновременно этот импульс поступает на вход записи накопителя 7.

Таким образом,в накопитель 7 записывается адрес неисправной ячейки контролируемого блока 17 памяти по адресу, определяемому общим количеством неисправностей. Одновременно с этой записью единичный сигнал с инверсного выхода триггера 22 разрешает прохождение тактовых импульсов с делителя 12 частоты через элемент И 13 на счетчик 2 адресов, т.е. считывание информации из контролируемого блока 17 памяти продолжается. После формирования блоком 18 сравнения нового импульса неисправности процесс повторяется.

После окончания первого цикла записи- считывания начинается второи цикл записи, выходы счетчика 4 циклов изменяют свое состояние и на ин10

15. в результате неисправности одной и

45

55

40 формационный вход контролируемого блока 17 памяти поступает информация с выхода второго разряда счетчи ка 2 адресов, после следующего переполнения которого поступает второй цикл считывания и процесс ловторяется.

Во втором и последующих циклах считывания возможна ситуация, когда блоком 18 сравнения формируется импульс неисправности для ячейки контролируемого блока 17 памяти, адрес которой уже записан н оперативное запоминающее устройство 7, т.е. той же ячейки памяти в разных циклах воспроизведения формируется несколько импульсов неисправности. В этом случае блок 19 сравнения вырабатывает импульс, KQTopbIA через элемент

ИЛИ 8 устанавливает триггер 21 в нулевое состояние, ключ 24 запирается и не пропускает импульса на счетчик

6, т.е. второй и последу1ощие импульсы одной и той же неисправности не регистрируются °

После прохождения и циклов записи-считывания (если 2 — полный обьем памяти контролируемого блока 17) счетчик 4 циклов переполняется и опрокидывает триггер 5, нулевой сигнал с инверсного выхода которого поступает на один вход элемента И 13, прекращая контроль. Ждущий мультивибратор 14 и элемент И l5 нужны для стробирования импульсов неисправности, для более надежной работы устройства. После окончания контроля в . первом счетчике 6 хранится точное число неисправных ячеек памяти,а в оперативном накопителе 7 — их адреса.

Формула изобретения

Устройство для контроля оперативной памяти, содержащее первый счетчик, выходы которого являютсч адресными выходами устройства, первый коммутатор, выход которого является информационным выходом устройства, второй коммутатор, управляющий вход которого подключен к выходу первого триггера, второй, третий и четвертый счетчики, первый блок сравнения, первый элемент И, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, устройство содержит оперативный накопитель, второй блок сравнения, первый и второй ждуСоставитель С.Шустенко

Техред И. Попович

Корректор С.Шекмар

Редактор Н.Яцола

Заказ 2140/52 Тираж 543

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное!

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

5 122б5 щие мультивибраторы, второй, третий и четвертый триггеры, первый и второй элементы ИЛИ, второй элемент И, ключ и делитель частоты, вход которого является тактовым входом устройства и подключен к первому входу четвертого счетчика, выход делителя частоты подключен к первому входу первого элемента И, второй вход которого подключен к первому управляющему вхо 1о ду оперативного накопителя, к второму входу четвертого счетчика. импульсов и к выходу первого триггера, выход первого элемента И подключен к входу первого ждущего мультивибратсра и к входу первого счетчика, один иэ выходов которого подключен к входу второго триггера, выход второго триггера подключен к входу второго счетчика, выходы которого подключепы 20 к управляющим входам второго коммута. тора, третий. вход первого элемента И подключен к выходу третьего триггера, вход которого подключен к одному из выходов второго счетчика, информа- 25 ционные входы первого коммутатора подключены к соответствующим входам оперативного накопителя, к входам первой группы второго блока сравнения и к выходам первого счетчика, выход первого коммутатора подключен к первому входу первого блока сравнения и является информационным выходом устройства, второй вход первого блока сравнения является информа35 Ь ционным входом у-стройства, выход первого блока сравнения подключен к первому входу второго элемента И, второй вход которого подключен к выходу второго триггера и является управляющим вьгходом устройства, выход первого ждущего мультивибратора подкгпочен к третьему входу второго элемента И, выход которого подключен к первому входу первого триггера и к первому входу четвертого триггера, выход четвертого триггера подключен к управляющему входу ключа, выход которого подкгпочен к входу третьего счетчика и к второму управляющему входу оперативного накопителя, адресные входы которого подключены к выходам второго коммутатора, выходы третьего счетчика подкгпочены к входам первой группы первого коммутатора, входы второй группы которого подкгпочены к выходам четвертого счетчика, второй вход четвертого триггера подключен,к выходу первого элемента

ИЛИ, вход которого подключен к выходу второго блока сравнения, входы второй группы которого подключены к выходам оперативного накопителя, второй вход первого триггера подключен к выходу второго элемента ИЛИ, вход которого подключен к выходу второго ждущего мультивибратора, вход которого подключен к одному из выходов четвертого счетчика, вход ключа подключен к выходу второго элемента ИЛИ,