Устройство для контроля цифровых узлов

 

Изобретение относится к контрольно-измерительной технике и может быть использовано для проверки функционирования и диагностики цифровых узлов. Изобретение является усовершенствованием устройства по основному авт. св. № 1166120. Изобретение позволяет расширить функциональные возможности за счет обеспечения автоматического контроля блоков оперативной памяти. В устройство содержащее блок ввода-вывода, первый блок памяти , блок-управления, блок индикации, счетчик, группу формирователей импульсов , шифратор, второй блок памя ти, коммутатор, блок сравнения, введены третий блок памяти и формирователь адреса слова, 6 ил. , с & (Л С

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕаЪБЛИН (Sl) 4 G 6 Г 11/26

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ционирования и диагностики цифровых узлов. Изобретение является усовершенствованием устройства по основному авт. св. Р 1166120. Изобретение позволяет расширить функциональные возможности за счет обеспечения автоматического контроля блоков оперативной памяти. В устройство, содержащее блок ввода-вывода, первый блок памяти, блок- управления, блок индикации, счетчик, группу формирователей импульсов, шифратор, второй блок памяти, коммутатор, блок сравнения, введены третий блок памяти и формирователь адреса слова. 6 ил.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

110 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 1166120 (21) 3842135/24-24 (22) 07.01 85 (46) 15.06.86. Бюл. В 22 (72} Л.В.Инсода, P.Â.Á.Ïÿòðîíèñ, В.П.Урбонас и В.М.Кузьменко (53) 681.3(088.8) (56) Авторское свидетельство СССР

Я 1166120, кл. С 06 F 11/26, 1983. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ

УЗЛОВ (57) Изобретение относится к контрольно-измерительной технике и может быть .использовано для проверки функ„,Я0.„12 0 5 А2

1 1238

Изобретение относится к контрольно-измерительной технике, может быть использовано для проверки функционирования и диагностики цифровых узлов и является дополнительным к основному авт. св. N - 1166120.

Целью изобретения является расширение функциональных возможностей устройетва за счет обеспечения автоматического контроля блоков оператив- !О ной памяти.

На фиг. 1 изображена структурная . схема устройства на фиг. 2 — схема блока управления, на фиг. 3 — схема коммутатора, на фиг ° 4 - схема треть- 15 его блока памяти, на фиг. 5 — схема формирователя адреса слова,на фиг.6— .временная диаграмма работы формирователя адреса слова.

Устройство для контроля цифровых 2О узлов содержит блок 1 ввода-вывода, первый блок 2 памяти, блок 3 управления, блок 4 индикации, счетчик 5, группу 6 формирователей импульсов„ .шифратор ?, второй блок 8 памяти, 25 коммутатор 9, блок 10 сравнения, объект 11 контроля, третий блок 12 памяти, формирователь 13 адреса слова.

Блок управления содержит регистр

14, шифратор 15, счетчик 16 адреса, узел 17 памяти программ, элемент И 18, генератор 19 тактовых импульсов.

Коммутатор содержит регистр 20 типа выходного контакта., информационный регистр 21, регистр 22 эталонного уровня, формирователь 23 импульсов, компаратор 24, дешифратор 25.

Блок памяти содержит п элементов

ИЛИ 26.1-26.п, и блоков 27.1-27.п 40 оперативной памяти, первую группу из .п элементов НЕ 28.1-28.п, вторую группу из и элементов НЕ 29.1-29.п.

Формирователь адреса слова содержит триггер 30, первый 31, второй 32 и третий 33 элементы И, счетчик 34 циклов, мультиплексор 35, первый 36 и второй 37 элементы НЕ, коммутатор

38.

Устройство работает следующим образом.

При помощи блока 1 ввода-вывода в первый блок 2 памяти вводится программа проверки. Каждое слово содер.жит информацию, признак вида информации и признаки корректировки адреса программы блока 3 управления. По окончании записи программы проверки

085 2 в первый блок 2 памяти блок 3 управления начинает считывать содержимое блока 2 памяти и рассылать их по блокам устройства в зависимости от признаков типа информации, содержащихся в считанном слове. Таким образом заполняется второй 8 и третий 12 блоки памяти. Во второй блок 8 памяти записывается переменная информация, предназначенная для передачи на объект контроля (разрядность блока 8 памяти в общем случае равна количеству входов объекта 11 контроля).

В третий блок 12 памяти записывается информация, используемая при формировании сигналов при проверке объекта 11 контроля, имеющего запоминающее устройство (ЗУ), причем разрядность третьего блока 12 памяти в общем случае равна количеству выводов объекта .11 контроля, а число слов равно 10 (см. таб. 1).

Исходная информация, передаваемая в объект контроля, записывается на регистр 21 коммутатора 9. На регистр

20 типа выходного контакта из блока

2 памяти записываются признаки функционального назначения контактов— вход или выход. Состояние разрядов информационного регистра 2 1 задает режим работы формирователя 23 импульсов, На регистры 22 эталонного уровня записывается код уровня, относительно которого определяется уровень логических сигналов на выводах объекта

11 контроля (высокий или низкий) . На блок 10 сравнения записываются ожидаемые логические значения выходных сигналов объекта 11 контроля, Переменные входные последовательности для случая, когда не проверяется запоминающее устройство объекта 11 контроля (выхода блока 12 памяти приведены в третье состояние), формируются, как в известйом устройстве, используя то свойство кода Грея, что в каждом очередном такте изменение логического состояния происходит только в одном разряде ° Перед проверкой объекта 11 контроля с использованием последовательности по коду

Грея словами, поступающими из блока

2 памяти в блок 8 памяти, записываются адреса контактов, высокие уровни в те разряды, в которые должны поступать соответствующие разряды кода

Грея. При поступлении слова о генерации последовательности второй блок дения многоканальных сигнатур определяются сигнатуры по каждому выводу объекта 11 контроля и сравниваются с образцовыми. Таким образом, как и в режиме проверки, по таблице истиннос- ти определяются каналы с неправильными откликами.

Блок 4 индикации информации индицирует информацию о каналах с неправильными откликами и при необходимости выпачи на внешние регистрирующие приборы эта информация выдается в блок 1 ввода-вывода.

При поступлении из первого блока

2 памяти слова о проверке объекта 11 контроля с запоминающим устройством блоки 8 и 12 памяти переводятся в режим формирования последовательностей, необходимых при проверке запоминающего устройства. Формируется последовательность с числом тактов

8N 1оя N, где И вЂ” число элементов матрицы ЗУ. Этот тест проверки ЗУ имеет удовлетворительную длительность и достаточную эффективность. Вначале вся матрица проверяемой памяти заполняется единицами, потом она разбивается на две части. В первую часть записываются нули и считываются единицы со второй части. Затем в первой части записываются единицы .с повторным чтением во второй части. После этого каждая часть разбивается еще на две части, в первую половину которой опять записываются нули,. а со второй половины считываются единицы.

Затем в первую половину записываются единицы с повторным чтением со второй половины. Соответственно процедура повторяется для второй части.

После этого каждая половина матрицы проверяемой памяти разбивается еще на две более мелкие части и процедура проверки и разбиения повторяется до тех пор, пока матрица не будет разбита на N частей, т.е. каждая часть будет состоять из одного элемента. После этого описанная последовательность повторяется для данных обратной полярности, т.е. вначале вся матрица проверяемой. памяти заполняется нулями. После этого вся матрица памяти опять заполняется единицами, потом нулями, и описанные процедуры повторяются при обратном сдвиге адресов матрицы памяти. Эти процедуры реализуются с помощью второ50

3 1238085

8 памяти переводится в режим формирования последовательности, а блок 3 управления запускает двоичный счетчик 5. Выходные сигналы счетчика 5 поступают на группу 6 формирователя импульсов. Сигнал на выходе группы 6 формирователей импульсов указывает тот разряд, в котором происходит изменение логического состояния. Как показал проведенный анализ возрас- 10 тающей двоичной последовательности, информацию о признаке кода Грея несет разряд, логическое состояние которого изменяется из логического

"О" в логическую "1". Группа 6 фор- 15 мирователей импульсов формирует признак кода Грея в виде унитарного кода. Импульс формируется при переходе соответствующего разряда счетчика из нулевого в единичное состоя-.. 20 ние. Единица в унитарном коде соответствует тому разряду кода Грея, в котором в данный такт происходит изменение состояния логического уровня. Далее унитарный код поступает 25 на шифратор 7, преобразующий унитарный код признака кода Грея в двоич.— ный код. Двоичный код признака кода

Грея из шифратора 7 поступает во второй блок 8 памяти в качестве адреса.30

При этом второй блок 8 памяти выдает в коммутаторе 9 в виде позиционного кода номера контактов адреса каналов, в которых необходимо изменить логический уровень стимулирующего

35 сигнала на противоположный, т.е. сформировать стимулирующий сигнал по коду Грея, разряд которого соответствует выделенному унитарному признаку кода Грея. На один входной контакт объекта 11 контроля можно направить несколько разрядов двоичного признака кода Грея, т,е, можно стимулировать входной контакт объекта 11 контроля по суммарной последо- 5 вательности нескольких разрядов кода Грея.

Для оценки правильности функционирования контролируемого цифрового узла при его проверке коммутатор 9 формирует для блока 10 сравнения информацию о логическом уровне отклика каждого выхода объекта 11 контроля, в котором формируется общая многоканальная сигнатура откликов для всех выводов и после прохождения всей программы сравнивается с образцовой сигнатурой. В случае несовпа1238085.го 8 и третьего 12 блоков памяти н формирователя 13 адреса слова.

; Перед проверкой во второй блок 8 памяти записываются адреса контактов (в унитарном коде), являющиеся адре.сами проверяемой ЗУ. В третий блок

12 памяти записывается информация в каждый разряд третьего блока 12 памяти согласно табл. 2, где первые 10 восемь слов используются для формирования последовательности сигналов записи, считывания„ адресных данных, подаваемых на проверяемую ЗУ объекта

11 контроля, а последние два слова., 5 используются для смены состояния каналов шины данных проверяемой ЗУ с двухнаправленной шиной данных. Разряд 1 адреса слова третьего блока 12 памяти имеет смысл сигнала записи 20 или считывания, логическая "1" в разряде 2 задает прямой адрес (см. табл. 2), а логический "0" — инверсный адрес, а значение разряда 4 соответствует уровню данных, записывае-.> мых (для первых восьми слов табл..2).

Таким образом, комбинации разрядов

1, 2 и 4 указывают, какая процедура выполняется при записи информации из третьего блока 12 памяти в регист-30

:ры коммутатора 9: запись, считывание, уровень данных, тип адреса (прямой, инверсный). Эта последовательность адресов слова третьего блока 12 памяти формируется в формирователе 13 адреса слова.

Формирование последовательностей для проверки ЗУ объекта 11 контроля состоит из повторяемых двух операций: записи слова из третьего блока 40

12 памяти на информационный регистр

21 коммутатора 9 и подготовки следующего адреса для проверяемого ЗУ, что определяют выходные сигналы .блока 3 управления. На третий блок 45

12 памяти схемы ИЛИ подается сигнал, разрешающий выборку всех разрядов

ОЗУ, и сигнал, разрешающий работу (вывод из третьего состояния) элемента НЕ 28, выходные сигналы которых 50 подаются на информационный регистр

21 коммутатора 9, а сигнал записи блока 3 управления записывает эту информацию. Подготовка следующего адреса для проверяемого ЗУ (согласно табл. 2) выполняется с помощью операции инвертирования значения одного разряда ОЗУ третьего блока 12 памяти с помощью элементов НЕ 28 и 29, переведенных в активное состояние (выведенных из третьего высокоомного состояния), выходные сигналы которых (инверсные относительно входных) поступают на входы соответствующих ОЗУ и записываются по адресу, поступающему из формирователя 13 адреса слова ° Если входные — выходные сигналы проверяемого ЗУ подаются по двухнаправленной шине (что указывается в тестовом слове, поступающем из первого блока 2 памяти), то еще добавляется третья операция записи в регистр 20 типа выходного контакта коммутатора 9 по содержимому слов 1000, 1001 блока 12 памяти (см. табл. 1) .

Формирование указанных операций начинается после поступления соответствующего тестового слова из первого блока 2 памяти в блок 3 управления. Блок 3 управления запускает двоичный счетчик 5. Выходные сигналы счетчика 5 поступают на группу 6 формирователей импульсов, где формируется признак кода Грея (как описано выше) в виде унитарного кода. Единица в унитарном коде соответствует току разряду Грея, в котором в данный цикл происходит изменение состояние логического уровня. Далее унитарный код поступает на шифратор 7, преобразующий унитарный код признака кода Грея в двоичный код. Двоичный код признака кода Грея из шифратора 7 поступает в блок 8 памяти.в качестве адреса. Таким образом выполняется присвоение значения адресного контакта проверяемого ЗУ объекта 11 контроля соответствующему каналу (контакту устройства контроля цифровых узлов). Второй блок 8 памяти выдает в соответствующий разряд третьего блока 12 памяти единичный уровень, разрешающий работу соответствующего ОЗУ и записывается сигналом блока 3 управления уже инвертированные данные, прошедшие через элементы

НЕ 28 и 29 из выхода ОЗУ, по адресам

0000, 0001, 0100, 0101, если выдается прямой адрес (см. табл. 1 и 2) или по адресам 0010, 0011, 0110, 00111, если выдается инверсный адрес.

Адреса слов ОЗУ поступают из блока 3 управления через коммутатор 38 формирователя 13 адреса слова. Таким

1238085 образом, подготавливается новый следующий адрес проверяемого ЗУ для последующего применения того адреса с сигналом записи или считывания с . данными в прямом коде или инверсным

Э что позволяет присвоить значение канала записи,. считывания и данных проверяемого ЗУ соответствующему каналу устройства контроля, т.е. осущест- 10 вить автоматическую независимую ком-. мутацию сигналов записи, считывания данных для всех каналов устройства.

В начале следующего цикла операций записи информации из третьего блока 15

12 памяти в коммутатор 9 и инвертирования данных в третий блок 12 памяти выбора адреса слова третьего блока 12 памяти с целью записи данных в коммутатор 9 выполняется с помощью мультиплексора.35 в формирователе 13, на информационные входы которого соответственно поступают выходы счетчика 5. На управляющие входы мультиплексора 35 поступают выходы двоич- 25 ного счетчика 34 циклов, снижающего число прохождений всех адресов проверяемого ЗУ, т.е. число сигналов переноса, счетчика 5. Разрядность счетчика циклов 34 равна ближайшему целому числу log N в сторону увеличения, где N — разрядность счетчика 5, что обеспечивает подачу всех информационных сигналов на выход мультиплексора 35, т.е. все выходы разрядов счетчика 5 на выход мультиплексо35 ра 35. Младший разряд (фиг. ба, для случая, когда счетчик 5 считывает до 3) счетчика 5 поступает также на вход элемента НЕ 37, инвертирующего значение младшего разряда или про40 пускающего по сигналу старшего разряда (фиг. ба) счетчика 34 циклов.

Выход сигнала (фиг. 6 и ) элемента

НЕ 37 через коммутатор 38 поступает на разряд 2 адреса слова третьего

45 блока 12 памяти при записи, как описано вьппе, данных третьего блока 12 памяти в регистр 21 коммутатора 9, Сигнал (фиг. б.м ) с выхода мультиплексора 35 через элемент И 33

50 (фиг. 6 к ) и коммутатор 38 поступает на разряд 1, а через элемент И 32 и элемент НЕ 36 (фиг. 6 и ) на разряд 4 адреса .слова блока 12 памяти. На управляющий вход элемента НЕ 36 посту- 55 пает п — 1 разряд (фиг. б ж ) счетчика

34 циклов. Сигнал запрета (фиг. 6 ) ) из триггера 30, поступающий на элементы И 32 и 33, задает значение разрядов 1 и 4, равных единицам, т.е. (cM. табл. 1) разрешается запись фона единиц в проверяемое ЗУ. На третий вход элемента И 32 поступает младший разряд (фиг. бв) счетчика циклов 34, формирующий высокий или низкий уровень данных проверяемого ЗУ. Счетчик циклов 34 в исходном .состоянии сбрасывается в нулевое состояние, а триггер 30 — в единичное, запрещающее с помощью элемента И 3 1 проход .первого импульса от счетчика 5 на счетчик циклов 34 при записи фона в матрицу проверяемого ЗУ.

Для оценки правильности функционирования контролируемого цифрового узла с запоминающим устройством коммутатор 9 формирует для блока 10 .сравнения информацию о логическом уровне отклика каждого вывода объекта 11 контроля, в котором формируется общая многоканальная сигнатура для всех выводов, и после прохождения проверки оперативного запоминающего устройства сравнивается с образцовой сигнатурой. В случае несовпадения многоканальных сигнатур определяются сигнатуры по каждому выводу объекта 11 контроля и сравниваются с образцовым. Таким образом, как и в, режиме проверки по таблице истинности, определяются каналы с неправильными откликами. Блок 4 индикации индицирует информацию о каналах с неправильными откликами, а при необходимости выдает на внешние регистрирующие приборы. Эта информация выдается в блок 1 ввода-вывода.Ф о р м у л а изобретения

Устройство для контроля цифровых узпов по авт. св. Р 1166120, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за.счет обеспечения автоматического контроля блоков оперативной памяти, в него введены третий блок памяти и формирователь адреса слова, причем первый и второй информационные входы третьего блока памяти соединены с выходами соответственно первого и второго блоков памяти, выход третьего блока памяти подключен к первому информационному входу коммутатора, группа выходов

1238085 режима проверки блока управления соединена с управляющими входами коммутатора группой информационных входов формирователя адреса слова и с входом задания режима третьего блока памяти, адресный вход которого подключен к выходу формирователя адреса слова, информационный вход и вход сброса которого соединены соответственно с информационным выходом и выходом переноса счетчика, формирователь адреса слова содержит триггер, счетчик циклов, мультиплексор, коммутатор, три элемента И и.два элемента

И-ЙЕ, причем вход установки в "0" триггера является входом сброса формирователя адреса слова и подключен к первому входу первого элемента И, второй вход которого соединен с выходом триггера, информационный вход счетчика циклов соединен с выходом первого элемента И, вход начальной установки счетчика циклов объединен с. единичным входом триггера, группа разрядных выходов счетчика циклов подключена к группе управляющих входов мультиплексора, информационный вход которого является информационным входом формирователя адреса сло- 30

Постоянная информация, записываемая в разряды третьего блока 12 памяти, соответствующая остальным выводам (входам, выходам) объекта 11 контроля

Переменная информация, записываемая в разряде третьего блока 12 памяти, соответствующая указанным выводам проверяемого ЗУ объекта

11 контроля

Запись Считывание Адрес Данные

Вход Выход

0 0 0 0

0 - 0

0 . 0

0 1

1 0

0

0

0 0 1 1

0 1 0 0

0

0 1 0 1

0 1 1 0

1 1 1

1

1 0 0 0

1 0 0 1

0. 0

Адрес слова третьего блока 12 памяти в двоичном коде ва и соединен с первым входом. первого элемента И-HE второй вход которого соединен с выходом младшего разряда счетчика циклов и с первым входом второго элемента И, второй вход которого объединен с первым входом третьего элемента И и подключен к выходу триггера, третий вход второго элемента И и второй вход третьего элемента И объединены и подключены к .выходу мультиплексора, выход (И вЂ” 1)-го разряда счетчика циклов (П вЂ” число разрядов счетчика) соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с выходом второго элемента И, выходы первого и второго элементов

И-НЕ и третьего элемента И подключены к соответствующим информационным входам первой группы входов коммутатора, вторая группа информационных входов которого является группой входов задания режима с формирователя адреса слова, выход коммутатора является выходом формирователя адреса слова, управляющий вход коммутатора является первым входом группы входов задания режима форыирователя адреса слова.

Таблица 1

1238085

Таблица 2

Примечание

Номер разряда адреса проверяемого ЗУ

N - 1 Б - 2 М - 3 4 3 2

Номер такта

"1 1

Значение. разрядов

0 0 Прямой адрес

0 ... 0 0

О 0 1 1

0 0

0 0

O ° °

О 0 0 1

1 1 1 О

1 1

2 -3 0 1

2 -2 1 . .0

2 -1 0 t

2 1 0

1 1 1 1 Инверсный адрес

0 0 0 0 1 Прямой адрес

1 1 1 0 Инверсный адрес 0 0 1 0

1 1 0 1

0 1 1 0

1 0 0 1

0 ... О О 0. 0

12380Я5 пна t г Йяаного а ре программ длока 7

II&II УлоГп

Ф г. 2 уп ц д це Лердая раппа д д дд

Бгпарая zpgrnna иир. дходод ку5 длп ф Г &оку8

Я, 17,73, 19.

Фиг. Ф

Ощ Выхода переноса счегпчика 5 ку 12

l238085

Составитель И.Сафронова

Техред Л.Сердокова Корректор В.Бутяга

Редактор М.Недолуженко

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изоСретекий и открытий

f13035, Иосква, Ж-35, Раушская наб,, д. 4/5

Заказ 3293/50

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4