Микропроцессорная система с контролем

 

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении микропроцессорных систем с высокой степенью достоверности функционирования. Целью изобретения является.повышение достоверности функционирования микропроцессорной системы с контролем. Систе ма содержит микропроцессор, блок оперативной памяти, блок памяти команд, регистр состояния, три буферных регистра, генератор тактовых импульсов , регистр хранения контрольного операнда, дешифратор кода адреса , блок сравнения, счетчик, дешифратор кода номера внутреннего регистра, триггер отказа, триггер контроля, блок индикации, два элемента И и два элемента ИЛИ. 3 ил. § (Л с: ч

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

Л0„„1242976

<дц 4. С 06 Р 15/00, 11/00

В":,i (ОПИСАНИЕ ИЗОБРЕТЕНИЯ

i3., Н A BTOPCHOMY СВИДЕТЕЛЬСТВУ (57) Изобретение относится к цифровой вычислительной технике и может быть (54) МИКРОПРОЦЕССОРНАЯ СИСТЕМА С КОНТРОЛЕМ (21) 3815948/24-24 (22) 19. 11.84 (46) 07.07.86. Бюп. №- 25 (71) Харьковское научно-производственное объединение по системам автоматизированного управления (72) С.Е.Баженов, А.А.Болотенко, К.Г.Карнаух, В.Б.Самарский, Г.Н.Тимонькин, С.Н.Ткаченко, В.В.Топорков и В.С.Харченко (53) 681.3(088.8) (56) Авторское свидетельство СССР

¹ 813430, кл. С 06 Р 11/00, 1981.

Г. Гибсон, JO-Ч.Лю. Аппаратные и программные средства микро-ЭВМ, M. Финансы и статистика, 1983. использовано при построении микропроцессорных систем с высокой степенью достОверности функционирования.

Целью изобретения является повышение достоверности функционирования микропроцессорной системы с контролем.

Система содержит микропроцессор, блок оперативной памяти, блок памяти команд, регистр состояния, три буферных регистра, генератор тактовых импульсов, регистр хранения контрольного операнда, дешифратор кода адреса, блок сравнения, счетчик, дешифратор кода номера внутреннего регистра, триггер отказа, триггер контроля, блок индикации, два элемента И и два элемента ИЛИ. 3 ил.

1 124

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении микропроцессорных систем с высокой степенью достоверности функционирования.

Целью изобретения является повышение достоверности функционирования микропроцессорной системы с контролем.

На фиг. 1 представлена функциональная схема микропроцессорной системы с контролем; на фиг. 2 — схема регистра состояния; на фиг. 3 — схема генератора тактовых импульсов.

Микропроцессорная система (фиг. 1) содержит микропроцессор 1, блок 2 оперативной памяти, блок 3 памяти команд, регистр 4 состояния, первый буферный регистр 5, второй буферный регистр 6, третий буферный регистр 7, генератор 8 тактовых импульсов, регистр 9 хранения контрольного операнда, дешифратор 10 кода адреса, блок 11 сравнения, счетчик 12, деши1г фратор 13 кода номера внутреннего реистра, триггер 14 отказа, триггер 15 контроля, блок 16 индикации, второй элемент И 17, первый элемент ИЛИ 18, первый элемент И 19, второй элемент ИЛИ 20, шину 21 адреса микропроцессора, выход 22 разрешения записи микропроцессора, выход 23 режима ввода данных микропроцессора, шину 24 данных микропроцессора, выход 25 сигнала начала машинного цикла микропроцессора, выход 26 поля считывания данных из памяти регистра состояния, выход 27 поля режима вывода данных регистра состояния, выход 28 поля режима ввода данных регистра состояния, информационный вход 29 микропроцессорной системы, информационный выход 30 микропроцессорной системы.

Регистр 4 состояния (фиг. 2) содержит регистр 31 хранения слова состояния процессора, дешифратор 32.

Генератор 8 тактовых импульсов (фиг. 3) содержит генератор 33 тактовой частоты, счетчик 34, элемент

ИСКЛ10ЧАЮЩЕЕ ИЛИ 35, первый 36, второй 37 и третий 38 элементы И соответственно, элемент НЕ 39.

Микропроцессор 1 предназначен для выполнения функций задаваемых кодом реализуемых команд

Блок 2 оперативной памяти предназначен для записи и считывания из него данных.

Блок 3 памяти команд предназначен для считывания из него кодов команд.

2976 2

Регистр 4 состояния предназначен для записи слава состояния процессора и выдачи управляющих сигналов на функциональные блоки микропроцессорной системы.

Первый буферный регистр 5 предназначен для хранения информации, считываемой из блока 2 оперативной памяти и блока 3 памяти команд. Второй буферный регистр 6 предназначен для вывода. информации, передаваемой микропроцессором, на внешние устройства.

Третий буферный регистр 7 предназначен для приема информации, передаваемой из внешнего устройства.

Генератор 8 тактовых импульсов предназначен для формирования тактовой сетки работы микропроцессорной системы.

Регистр 9 хранения контрольного операнда предназначен для хранения кодов контрольных операндов в течение времени выполнения тестовой программы.

Дешифратор 10 кода адреса предназначен для определения по коду, выставляемого на шине 21 адреса микропроцессора 1, кода адреса первой команды тестовой контрольной про30 гр™м .

Блок 11 сравнения предназначен ля сравнения требуемого и фактического значений контрольного операнда.

Счетчик 12 предназначен для подсчета числа проверенных внутренних регистров микропроцессора 1.

Дешифратор 13 кода номера внутреннего регистра предназначен для определения номера внутреннего регистр ра микропроцессаора из которого вывоl дится информация.

Триггер 14 отказа предназначен для запоминания факта наличия отказа в одном из внутренних регистров мик4> ропроцессора 1.

Триггер 15 контроля предназначен для запоминания факта перехода микропроцессорной системы в режим контроля, .Блок 16 индикации предназначен

50 для определения номера неисправного внутреннего регистра микропроцессора 1.

Второй элемент И 17 предназначен для формирования сигнала приведения схемы контроля в исходное состояние.

Первый элемент ИЛИ 18 предназначен для формирования сигналов перевода схемы контроля в режим контроля.

3 1 24?

Первый элемент И 19 предназначен для формирования сигналов синхронизации триггера 14.

Второй элемент ИЛИ 20 предназначен для передачи сигналов счета числа

5 проверенных внутренних регистров микропроцессора 1.

Выход 22 разрешения записи микропроцессора 1 соответствует выходу R микропроцессора марки К580.

Выход 23 режима ввода данных микропроцессора соответствует выходу

DBIN микропроцессора К580.

Выход 25 сигнала начала машинного цикла микропроцессора соответствует выходу SYNC микропроцессора К580.

Выход 26 поля считывания данных из памяти регистра 4 состояния соответствует выходу NENR для указанного микропроцессора.

Выход 27 поля режима вывода данных регистра 4 состояния соответствует выходу OUTPUT а выход поля режима ввода данных 28 регистра 4 состояния — выходу INPUT для указанного микропроцессора.

Принцип работы предлагаемой системы.

В исходном состоянии система выключена. Элементы памяти установлены в нуль (цепи начальной установки

30 условно на чертежах не показаны).

Включение системы осуществляется при подаче питания (цепи включения питания на чертежах условно не показаны), при этом включается генера- З5 тор 33 блока 8 (фиг. 3) и с его выходов, соединенных с входами синхвонизации микропроцессора 1 (фиг. 1), йачинают поступать тактовые импульсы, координирующие работу блока 1, кото— рый работает в порядке, известном для микропроцессора К580.

В микропроцессорной системе с контролем правильность функционирования внутренних узлов микропроцессора проверяется следующим образом.

При переходе микропроцессорной системы в режим контроля на шине 21 адреса выставляется код адреса первой команды тестовой контрольной программы. Из блока 3 памяти команд считывается код первой команды тестовой контрольной программы. В качестве таковой команды выступает команда типа МОЧ (М, r). При этом в первом машинном цикле выполнения этой команды в микропроцессор 1 поступает код операции (код команды). Во втором

976 4 машинном цикле выполнения команды из блока 3 памяти команд в микропроцессор 1 поступает первыи контрольный операнд. Код этого контрольного операнда записывается и хранится в регистре 9 хранения контрольного операнда. В дальнейшем, из блока 3 памяти команд считываются в микропроцессор 1 коды команд пересылки информации между внутренними регистрами микропроцессора 1. Количество таких команд определяется числом внутренних регистров микропроцессора 1.

После того, как первый контрольный операнд будет записан во все внутренние регистры микропроцессора i последний переходит к выполнению команд записи информации во внешнюю память, например, команды типа МОЧ (r, М). При выполнении этого типа команд на шине 24 данных мик ропроцессорн .й системы будет выставляться код контрольного операнда.

При выполнении первой команды NOV (r; М;) на шине 24 будет выставлен код контрольного операнда, записанный в первом внутреннем регистре микропроцессора 1. При выполнении второй команды МОЧ (r М +,) — код, 111 записанный во втором внутреннем регистре микропроцессора и т.д. Появление кода контрольного операнда на ши- не 24 данных сопровождается появлением единичного сигнала на выходе 22 сигнала разрешения записи микропроцессора 1. При этом происходит сравнение контрольного операнда, хранимого в регистре 9 и выставляемого на шине 24 данных. Счетчик 12 при выполнении команд этого типа осуществляет счет числа проверенных внутренних регистров микропроцессаора 1. В зависимости от результатов сравнения микропроцессорная система может функционировать в двух режимах: в случае обнаружения отказа одного из внутренних регистров микропроцессора 1 триггер 14 отказа зафиксирует факт наличия отказа и работа всей микропроцессорной системы будет заблокирована путем: блокировки работы генератора 8 импульсов; в случае правильного функционирования внутренних регистров микропроцессора 1 при проверке первым конт— рольным операндом, микропроцессорная система начинает функционировать аналогично описанному выше (начинается

1242976 реализация второго цикла) . Отличие заключается только в коде контрольного операнда. Между контрольными кодами в первом и во втором циклах контроля может быть записано следую5 щее соотношение.

-l

r, =r., Ф где r — значение i-ro разряда

j-ro (первого) (-второго) цикла проверки °

Это позволяет определять наличие константных неисправностей обоих типов. "константа 1" (обрыв) и "константа 0" (короткое замыкание) .

В случае успешного проведения первого и второго циклов проверки, микропроцессорная система переходит к реализации основной рабочей про" граммы.

Микропроцессорная система функционирует следующим образом.

В исходном состоянии все элеменгы памяти схемы контроля находятся в нулевом состоянии (входы начальной установки элементов памяти на чертежах условно не. показаны).

При выставлении на шине 21 адреса кода адреса первой команды тестовой контрольной программы в первом цикле выполнения команды, На шине 24 данных выставляется код слова состояния процессора и из блока 3 памяти программ считывается код первого байта команды NOV (M, r ) (кода опера35 ции). На выходе 26 регистра 4 состояния появляется единичный сигнал, который поступает на вход записи первого буферного регистра 5 и разрешает

40 запись по информационному входу кода операции. Код операции с его выхода по сигналу с выхода 23 микропроцессора 1 поступает на шину 24 данных микропроцессорной системы.

Во втором цикле выполнения первой команды на шине 21 адреса выставляется код адреса второго байта команцы

MOV (N r; ), а по шине 24 данных код слова состояния процессора, записывается в регистр 4 состояния. На выхо50 де 26 регистра 4 появляется единичный

Сигнал, который поступает на вход записи первого буферного регистра 5 и разрешает запись в него второго байта первой команды тестовой контрольной программы (код первого конт.Рольного операнда)., Код первого контрольного операнда с выхода блока 3 памяти программы поступает на информационный вход первого буферного регистра 5 и на информационный вход регистра 9 и по сигналу с выхода 23 микропроцессора 1 поступит на шину 24 данных, После выставления на шине 21 адреса кода второго байта первой команды тестовой контрольной программы и после выдачи единичного сигнала с выхода 26 регистра 4 на вход синхронизации дешифратора 1,.0, на соответствующем его выходе будет сформирован единичный: сигнал. В результате этого единичный: сигнал поступит на вход выбора третьего буферного регистра 7 и выберет его. В течение всего времени длительности второго машинного цикла выполнения команды на выходе первого элемента ИЛИ 18 будет присутствовать единичный сигнал, который переведет триггер 15 в единичное состояние °

После выполнения этого машинного цикла команды единичный сигнал на выходе, первого элемента ИЛИ 18 исчезнет и по заднему фронту э гого сигнала код первого контрольного операнда будет записан в регистр 9, а в счетчике 12 будет сформирован код единицы. В дальнейшем, но мере выставления. на шине 21 адреса кодов остальных команд тестовой контрольной программы, микропроцессор 1, последовательно выдавая управляющие сигналы на выходе 23 и при наличии единичного сигнала на выходе 26 регистра 4, выполнит все команды пересылки информации во внутренние регистры. После того, как во все внутренние регистры .микропроцессора 1 будет записан первшй контрольный операнд,.начинается его последовательный вывод для записи во внешнюю память и для сравнения °

В качестве таких команд выступают команды NOV (г1, M). Первый машинный цикл выполнения такого типа команд сопровождается выставлением на шине 24 данных соответствующего слова состояния процессора и .последующей выдачей на выходе 23 сигнала перевода шины 24 данных в режим приема с целью записи в микропроцессор 1 кода операции Во втором машинном цикле на шине 24 данных выставляется код первого контрольного операнда.

При этом на выходе 22 сигнала разрешения записи микропроцессора 1 появляется единичный сигнал, который

1242976!

О поступает на первый вход открытого элемента И 19 и на счетный вход счет. чика 12. Код второго контрольного опе ранда по шине 24,данных поступает на первый вход блока 11 для сравнения с контрольным кодом, записанным в регистре 9. По заднему. фронту единичного импульса на входе синхронизации триггера 14 отказа при правильном функционировании первого внутреннего ре"истра и при проверке первым контрольным кодом, триггер 14 не изменит своего внутреннего состояния и работа микропроцессорной системы будет продолжена. Аналогично будет схема контроля функционировать при выводе информации (первого контрольного кода) для сравнения. При этом, после того, как будет считана информация с и-го внутреннего регистра, содержимое счетчика 12 будет соответствовать коду (и+1). В блоке 16 индикации при этом фиксируется соответствующий номер проверяемого внутреннего 5 регистра. В случае существования отказа в одном из проверяемых внутренних регистров триггер 14 перейдет в единичное состояние и сигналом со своего единичного выхода блокирует

30 работу генератора 8 тактовых импульсов. В случае правильного функционирования всех внутренних регистров микропроцессора 1 микропроцессорная система переходит к реализации очередного цикла проверки, Отличие меж ду первым и вторым циклом проверки заключается в различии первых команд циклов. Код контрольного операнда второго цикла отличается от контрольного операнда первого цикла. В тех

40 разрядах второго контрольного операнда, в которых были записаны "1" в первом контрольном операнде, записывается "О" и наоборот. Это позволяет проверить правильность функционирования

45 внутренних регистров микропроцессора 1 на наличие в них отказов типа

"Короткое замыкание" и "Обрыв". При отсутствии отказов указанных типов во внутренних регистрах микропроцессора 1 работа микропроцессорной системы осуществляется следующим образом. После проверки правильности функционирования последнего внутреннего регистра микропроцессора 1 открывается второй элемент И 17 Микропроцессорная система переходит к выполнению очередной команды рабочей программы. В первом машинном цикле выполнения этой команды, на выходе второго элемента И 17 появляется единичный сигнал, который поступает на вход сброса счетчика 12 и R-вход триггера 15. При этом схема контроля микропроцессорной системы переходит в исходное (нулевое) состояние. При обнаружении отказа во втором цикле проверки, работа микропроцессорной системы будет также запрещена блокировкой функционирования генератора 8 тактовых импульсов.

Формула изобретения

Микропроцессорная система с контролемм, с одержащая микропроцесс ор, блок оперативной памяти, блок памяти команд, регистр состояния, первый, второй и третий буферные регистры и генератор тактовых импульсов, причем

-шина адреса микропроцессора соединена с адресным входом блока памяти команд и адресным входом блока оперативной памяти, шина данных микропроцессора соединена с информационным входом второго буферного регистра, с информационным входом регистра состояния и информационным входом блока оперативной памяти, выход блока памяти команд и выход блока оперативной памяти соединены с информационным входом первого буферного регистра, выход которого соединен с шиной данных микропроцессора, выход разреше йия записи микропроцессора соединен с входом синхронизации второго буферного регистра и входом записи блока оперативной памяти, выход второго буферного регистра является информационным выходом микропроцессорной системы с контролем, выход режима ввода данных микропроцессора . соединен с входами синхронизации первого и третьего буферных регистров, выход третьего буферного регистра соединен.с шиной данных микропроцессора, выход сигнала начала машинного цикла микропроцессора..соединен с разрешающим входом регистра состояния, выход, поля считывания данных из памяти которого соединен с входом записи первого буферного регистра, выход поля режима вывода данных регистра состояния соединен с входами считывания второго буферного регистра и блока оперативной памяти, выход поля ре 124?976 жима ввода данных регистра состояния соединен с входом записи третьего буферного регистра, информационный вход микропроцессорной системы е конт.> ролем соединен с информационным входом третьего буферного региетра, первый и второй выходы генератора тактовых импульсов соединены соответственно с первым и вторым входами ,синхронизации микропроцессора, а, третий выход — с входом синхронизации регистра состояния, о т л и ч а ющ а я с я тем, что, с целью повышения достоверности функционирования, система содержит регистр хранения контрольного операнда, дешифратор кода адреса, блок сравнения, счетчик, дешифратор кода номера внутреннего регистра, триггер отказа, триггер контроля, блок индикации, два элемента И и два элемента ИЛИ, причем шина адреса микропроцессора соединена с информационным входом дешифратора кода адреса, выход поля считывания 2; данных из памяти регистра состояния соединен с входом синхронизации деши. фратора кода адреса, выход которого соединен с входами первого элемента ИЛИ, с входами выбора второго и третьего буферных регистров, выход первого элемента ИЛИ-соединен с входом синхронизации регистра хранения контрольного операнда, S-входом триггера контроля и первым входом второго элемента ИЛИ, выход которого соединен со счетным входом счетчика, выход разрешения записи микропроцессора соединен с вторым входом второго элемента ИЛИ и первым входом первого элемента И, выход которого соединен с входом синхронизации триггера отказа, информационный выход счетчика соединен с входом дешифратора кода номера внутреннего регистра, информационный выход которого соединен с входом блока индикации и первыми— (и-1) входами второго элемента И, выход сигнала начала машинного цикла микропроцессора соединен с и-м входом второго элемента И, выход которого соединен с входом сброса счетчика и с К-входом триггера контроля, шина данных микропроцессора соединена с первым входом блока сравнения, выход блока оперативной памяти соединен с информационным входом регистра хранения контрольного операнда, выход которого соединен с вторым входом блока сравнения, выход триггера контроля соединен с вторым входом первого элемента И, выход

" Не равно " блока сравнения с

З вЂ” входом триггера отказа, вы:ход которого соединен с входом блокировки генератора тактовых импульсов °

1242976

gm

ТМ

ИУ

С ос та вит ель Д . В анюхин

Редактор В.Иванова Техред М.Ходанич Корректор А.Зииокосов

Заказ 3707/49 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР

IIo делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, r.Ужгород, ул.Проектная, 4