Синхронный делитель частоты на 14

 

Изобретение относится к цифровой технике и может быть использовано при построении цифровых синтезаторов частоты. Целью изобретения является повьшение надежности работы делителя за счет снижения числа элементов и цепей при одновременном повьшении быстродействия. Синхронный делитель частоты на 14 содержит JK- триггеры 1-4, элемент И 5, шины: тактовую 6, сброса 7, выходные 8 и 9. По сравнению с прототипом делитель содержит меньшее число элементов и связей, что приводит к снижению потребляемой мощности, повьшению надежности и быстродействия. 2 ил. с $ Q Ъ f 8

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

Д11 4 Н 03 К 23/24

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3841375/24-21 (22) 17.01.85 (46) 07.07.86.Бюл. У 25 (72) Ю.В.Литвинов и В.Н.Мяснов (53) 621.374.4(088.8) (56) Букреев И.Н., Мансуров Б.М., Горячев В.И, Микроэлектронные схемы цифровых устройств-. M. Советское радио, 1975, с.194.

Будинский Я. Логические цепи в цифровой технике Пер. с чешского под ред. Б.А.Калбекова.M.:Ñâÿçü, 1977, с.246, табл.6.3д, схема М14. (54) СИНХРОННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ НА.

„„SU„„1243130 А1 (57) Изобретение относится к цифровой технике и может быть использовано при построении цифровых синтезаторов частоты. Целью изобретения является повьппение надежности работы делителя за счет снижения числа элементов и цепей при одновременном повьппении быстродействия. Синхронный делитель частоты на 14 содержит .Жтриггеры 1-4, элемент И 5, шины: тактовую 6, сброса 7, выходные 8 и 9.

По сравнению с прототипом делитель содержит меньшее число элементов и связей, что приводит к снижению потребляемой мощности, повьппению надежности и быстродействия. 2 ил, 1243130

Изобретение относится к цифровой технике и может быть использовано, например, при построении цифровых синтезаторов частоты.

Целью изобретения является повышение надежности работы устройства за счет снижения числа элементов и цепей при одновременном повьппении быстродействия, На фиг,1 приведена принци. пиаль- 10 ная схема синхронного делителя частоты на 14; на фиr..2 — временные диаграммы его работы.

Синхронный делитель частоты на

14 содержит четыре JK-триггера 1-4, 15 элемент И 5, тактовую шину 6, шину

7 сброса и выходные шины 8 и 9. IIpsfмой выход третьего JK-триггера 3 соединен с J- и К-ВхораМН первого

JK-триггера 1, инверсный выход ко- 20 торого соединен с J- и К-входами второго JK-триггера 2„ прямой выход которого соединен с первым входом элемента И 5 и с К-входом третьего

JK-триггера 3, а инверсный выход— с J-входом третьего,Ж-триггера 3, инверсный выход которого соединен с вторым входом элемента И 5, выход которого соединен с J- и К-входами четвертого JK-триггера, С-входы всех 30

JK-триггеров 1-4 соединены с тактовой шиной 6 устройства, а R-входы с шиной 7 сброса.

Работа синхронного делителя на 14 объясняется логическими уравнениями для J- и К-входов его JK-триггеров.

При предлагаемой схеме соединения элементов логические уравнения для J- u K-входов всех JK-триггеров синхронного делителя частЬты на 14 ло следующие:

4 =Ял 1 4 =Ял Ь )з =0 J) =Q Q>1

Кл 031 Kk 4» КЗ=Ъ» K) QaQ5

По сигналу "Сброс", поступающему по шине 7 сброса, все JK-триггеры устройства устанавливаются в исходное нулевое состояние. При этом

{фиг.2, диаграммы о,ь» »c) при i=p, где i - -порядковый номер состояния устройства и порядковый номер входного тактового импульса на тактовой шине 6 устройства, Qq=p» Qz=p» Q =p»

@ "O °

На основании логических уравнений для J- и К-входов JK-триггеров уст- Ы ройства состояния входов следующие:

А Q)=«0" » 4=Qл= 1« а= Ь ) »«

Jf Ц (=«0« °

К =Q:«p«К =Q =«1«К =Q ="ptt °

» 2. л . »», »»

К =Я,Q = 0 .

На фиг.2 обозначено: i — порядковый номер входного тактового импульса на тактовой шине 6; и -входной сигнал на тактовой шине 6; 5 -сигнал. на прямом выходе-11л первого JKтриггера 1; Ь -сигнал Я на прямом выходе Qg второго JK-триггера 2; . -сигнал Яз на прямом выходе Qy третьего JK-триггера 3; -сигнал

ЯН на прямом выходе Qff четвертого

JK-триггера 4. Известно, что 3К-триггеры устройства переключаются под действием отрицательного перепада сигнапа на счетном входе.

По первому входному тактовомуимпульсу первый 1 и четвертый 4 JKтриггеры не изменяют своего состояния, а второй 2 и третий 3 JK-триггеры переключаются в противоположное, единичное, состояние (фиг,2, диаграммы, при i=-1). При этом состояния выходов равны

« 1«, Q «)«. Q «)«, Q llplt

Изменяются и состояния входов

«tt ) «J 11) « ° J «««0«J ««ltpf1 °

» - » 3»

tf)tf. К «)« ° K 1t)« ° K «ltp« з

В результате по следующему второму входному тактовому импупьсу на шине 6 делитель частоты на 14 переходит в свое второе состояние (фиг.2, диаграммы при i=2), которое характеризуется значениями выходов и входов JK-триггеров

J = О J =О 7 = )« ° З =О«

«Off ° K «ptt ° K f f01 t 1;, ««ftpft

4= » а» Ь

В третьем такте (фиг.2, диаграммы при i=3) состояния выходов и входов равны

Q If 1,11 «Q «0«Q tt ) tl ° «ptt °

) ««1 «у «ttplf J «111 д, Ilptt

«1 «К ««0«К «110«, K «ptf

» 3» Н

Рассматривая и далее таким образом работу синхронного делителя частоты на 14 получаем все значения выходов и входов каждого JK-триггера 1-4 лри всех i.

Таким образом, по сравнению с известным предлагаемый синхронный делитель частоты на 14 содержит меньшее число элементов и связей, что приводит к снижению потребляемой мощности, повьппению надежности и быстродействия, 1243130

0 У 2 5 4 Х б 7 Ю Я Ю 0 /2 13

Составитель С.Клевцов

Техред И.Верес Корректор М.Максимишинец

Редактор И.Шулла

Заказ 3718/57 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие,г.ужгород,ул.Проектная,4 формулаизобретения

Синхронный делитель частоты на

14, содержащий четыре JK-триггера и элемент И, выход которого соединен с J-входом четвертого JK-триггера, а первый вход — с прямым выходом второго JK-триггера, при этом счетные входы всех триггеров соединены с тактовой шиной устройства, входы

R всех,Ж-триггеров соединены с шиной сброса устройства, выходы чет вертого JK-триггера являются выходами устройства, о т л и ч а ю — ° шийся тем, что, с целью повышения надежности его работы при одновременном повышении быстродействия, прямой выход третьего JK-триггера соединен с J- и К-входами первого

JK-триггера, инверсный выход которого соединен с J- и К-входами второго JK-триггера, инверсный и прямой выходы которого соединены соответ10 ственно с J- и К-входами третьего

JK-триггера, инверсный выход которого соединен с вторым входом элемента

И, выход которого соединен с К-входом четвертого JK-триггера °