Устройство для синхронизации памяти

 

Изобретение относится к вычислительной технике и может быть использовано при построении унифицированных блоков синхронизации дискретных устройств. Целью изобретения является повьшение быстродействия. Отличительной особенностью устройства является возможность формировать различные временные диаграммы с минимальным временем после запускающего сигнала . Поставленная цель достигается, введением блока управления и коммутатора. 2 з.п. ф-лы, 4 ил. с ifi tc 4ib 00 СЛ СО

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) 4 53 А1 (5ц у. 6. 06 Р 1/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3749349/24-24 (22) 06.06.84 (46) 30.07,86. Бюл. У 28 (72) Д.А.Бруевич, P.M.Âoðîáüåâ, А.Г.Куликов и Н.А.Смирнов (53) 681.3(088.8) (56) Авторское свидетельство СССР

У 746515, кл. G 06 G 9/00, 1980.

Авторское свидетельство СССР

Ф 1101805, кл, G 06 G 1/04, 1982. (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при построении унифицированных блоков синхронизации дискретных устройств. Целью изобретения является повышение быстродействия. Отличительной особенностью устройства является возможность формировать различные временные диаграммы с минимальным временем после запускающего сигнала. Поставленная цель достигается введением блока управления и коммута-. тора. 2 з.п. ф-лы, 4 ил.

1247853

Изобретение относится к вычислительной технике и автоматике и может быть использовано при построении унифицированных блоков синхронизации дискретных устройств.

Цель изобретения — повышение быстродействия.

На фиг.1.представлена схема устройства; на фиг.2 — схема формирователя синхроимпульсов; на фиг.3 — схема коммутатора; на фиг.4 — схема блока управления, Устройство содержит вход запуска, формирователь .2 синхросигналов, коммутатор 3, блок 4 управления, вход 5 блокировки адаптации, нход 6 разрешения продолжения адаптации, выход 7 окончания настройки устройства, выход 8 сигнала отказа, входы 9 и 10, распределителя, первый выход ll блока управления, группа 12 выходов блока управления, второй и третий выходы 13 и 14 блока управления, синхровход 15 формирователя 2 синхроимпульсов, вход 16 запуска формирователя 2 синхроимпульсов,,группа 17. выходов формирователя 2 синхроимпульсов, группа 18 информационных входов коммутатора 3, группа 19 управляющих .входов коммутатора, выходы 20 — 26 коммутатора, группы 27 выходов устройства. Формирователь 2 синхроимпульсов содержит счетчик 28, дешифратор 29, группы 30 — 3) элементов задержки, элементы ИЛИ 34-65 групп, выходы 66-97. Коммутатор 3 содержит мультиплексоры 98 — 104, счетчики

105 — 111, управляющие входы 112

118. Блок управления содержит триггеры 119 и 120, элементы ИЛИ 121

123, элемент 124 задержки, счетчик

125, дешифратор 126, элемент И 127.

Устройство работает следующим образом.

Вначале производится настройка устройства, перед началом которой триггеры 119 и 120 и счетчик 125 блока 4 управления устанавливаются в "0", а во все разряды счетчика 28 формирователя 2 синхроимпульсов и счетчиков 105-11! коммутатора 3 записываются "1" (цепи начальной установки не показаны).

В исходном состоянии на входе 1 запуска устройства сигнал отсутству.ет, отсутствует сигнал на входе 16 формирователя 2 синхроимпульсов, что соответствует логическому "0" на

40 причем t z l t„ с с (t,,где t — вреS0

t5

ЗО

35 стробирующем входе дешифратора 29, на выходе которого сохраняются логические . 0" и ни один из элементов

30-33 задержки пе запускается. Следовательно, на нсех входах элементов ИЛИ 34 — 65 и на выходах формирователя 2 синхроимпульсов оказываются логические "G".

Так как на выходах счетчиков 1051 11 коммутатора 3 присутствуют логические "1", то на выходы 20 — 26 мультиплексоров 98-104. поступают инверсные значения данных, находящихся на их последних информационных входах, т .е. на нходах 69,74,76,91,92,93, и

97 соответственно. Поскольку в исходном состоянии до поступления сигнала запуска на этих входах, также как и на других информационных входах мультиплексоров присутствуют логические

"0", то на выходах 20-26 коммутатора 3 сказываются логические "1", означающие отсутствие синхросигналов.

Далее работа устройства будет пояснена на примере его использования для управления памятью.

При выдаче устройством той или иной последовательности синхросигналон проводится тестирование памяти, с началом которого на вход 1 начинают поступать импульсы Запуск

Они проходят на стробирующнй вход дешифратора 29 и так как оба разряда счетчика 28 находятся в единичном состоянии, то логическая "1" появится на последнем четвертом выходе дешифратора и поступит на вход элемента 33 задержки четвертой группы. Элементы 30-33 задержки имеют 32 выхода, мя распространения сигнала между соседними выходами i-го элемента. Следовательно, на выходах 66-97 элементов ИЛИ 34-65 сформируется наиболее растянутая во времени последовательность синхроимпульсов °

Так как перед началом тестирования в счетчиках 105-111 коммутатора

3 записаны "1", то исходная последовательность синхросигналов на выходах 20-26 мультиплексорьв совпадает с последовательностью синхроимпульсов на их последних информационных входах. Соединения между последними информационными входами мультиплексоров 98-104 и выходами элементов

ИЛИ 34-65 выполняются таким образом, чтобы сформированная последователь1247853 ность синхросигналов обеспечивала надежное функционирование памяти, например ОЗУ при любых внешних условиях. С приходом следующего импульса "Запуск вырабатывается точно такая же последовательность синхросигналов и так до окончания тестиро20 каза.

Рассмотрим теперь дальнейшую работу устройства при поступлении отрицательного импульса на вход 5. С

I его приходом на обоих входах элемента ИЛИ 122 оказываются логические

"0 и íà его выходе также появляется логический "О". Последний через элемент И 127 проходит на стробирующий вход дешифратора 126. Так как 40 на первых трех выходах счетчика 111 в этот момент присутствуют логические "0", то импульс появится на первом выходе ll дешифратора 126. В дальнейшем этот импульс поступает на счетный вход счетчика 28 ° Поскольку до этого момента в счетчике было записано число (11), то во всех его разрядах окажутся логические 0 .

Своим задним фронтом импульс по вхо- 50 ду 9 переведет триггер 119 в единичное состояние. Так как содержимое счетчика 28 станет равным (00), то. следующие импульсы "Запуск" начнут поступать на вход элемента 30 задерж-Ь ки, время распространения сигнала между соседними выходами которого минимально. Временные параметры сигнавания.

В течение первого прохождения теста ОЗУ формирует временную диаг- 1О рамму с достаточными запасами по всем временным параметрам, и в случае.отсутствия в памяти отказов, ее тестирование закончится успешно. В этом случае на вход 5 нормальной работы устройства поступает отрицательный импульс, свидетельствующий о возможности работы с данной временной диаграммой. Если же в памяти имеется устойчивый отказ, то отрицательный импульс поступает на вход

6 отказа устройства, а затем на синхровход триггера 120. Так как íà его информационном входе присутствует логическая "1" с инверсного выхода триггера 119, то по .заднему фронту импульса, по входу 10 триггер 120 установится в "1" и на выходе 8 устройства появится логическая 1 являющаяся признаком устойчивого от- З0 лов управления в этом случае могут оказаться меньше предельных и в ОЗУ будут зафиксированы ошибки. При обнаружении первой из них на вход 6 отказа устройства выдается отрицательный импульс, который через элемент И 127 проходит на стробирующий вход дешифратора 126. На его выходе ll вновь возникает импульс, переводящий счетчик 28 в состояние (01). Поскольку в момент поступления заднего фронта импульса со входа 6 на информационном входе триггера 120 присутствует логический "0", то триггер останется в нулевом состоянии и выдачи признака устойчивого отказа не произойдет.

Следующие импульсы запуска начнут поступать на вход элемента 31 задержки, Если и при этом в памяти обнаружатся неисправности, то описанный процесс повторится, в результате чеr o синхр оимпуль сы будут формироваться с помощью элемента 32 задержки .(при наличии ошибок и в этом случае, сформируется уже проверенная ранее временная диаграмма). При успешном прохождении теста отрицательный импульс выдан на вход 5 устройства, на обоих входах элемента ИЛИ 121 окажутся логические 0 и на его выходе также появится отрицательный импульс. Последние переведет счетчик 125 в состояние (0001), а затем пройдет элемент 124 задержки, элемент ИЛИ 123, элемент И 127 и поступит на стробирующий вход детифратора 126. Так как в счетчике 125 записан код (0001), то импульс появится на втором выходе дешифратора. С выхода 112 блока управления этот импульс подается на счетный вход счетчика 105 и обнуляет его. В результате время выдачи первого синхроимпульса совпадает с моментом формирования синхросигнала на вы ходе. 66 формирователя 2 синхроимпульсов. Так как время задержки между сигналами "Запуск" и первым синхросигналом уменьшилось на величину 3t, то блок управления может не обеспечить надежного функционирования ОЗУ при данной временной диаграмме При первой обнаруженной ошибке отрица-. тельный импульс появится на входе 6 устройства, пройдет элемент И 127, окажется на выходе дешифратора 126 и увеличит содержимое счетчика 105 до значения (01). После этого время выдачи. первого синхроимпульса совпа5 12 дает с моментом формирования синхросигнала на выходе 67 формирователя 2 синхроимпульсов H задержка между сигналами Запуск и первым синхросигналом увеличится. Если в памяти снова обнаружены ошибки, то описанный процесс повторится, Если же тестирование пройдет успешно, то отрицательный импульс появится »а входе.5 устройства, что служит признаком окончания адаптации первого си»хросигнала. В дальнейшем этот импульс пройдет элемент ИЛИ 121 и увеличит на единицу содержимое счетчика 125, в результате чего в нем окажется число (0010). Затем он пройдет элементы

124,123 и 127 и окажется на выходе дешифратора 126, откуда поступает »а суммирующий вход счетчика 106. Последний обнулится, и в дальнейшем время выдачи второго синхросигнала будет совпадать с моментом формирования синхроимпульса на выходе 67 фор— мирователя 2. Настройка второго и всех последующих синхросигналов производится аналогично. По завершении .установки последнего седьмого синхросигнала в счетчике 125 окажется число (1000) и.на выходе 13 блока 4 управления появится логическая "1"„ свидетельствующая об окончании настрой ки устройства. С этого моме»та выдача импульсов на входы 5 и 6 прекращается и устройство переходит в рабочий режим.

Формула изобретения

1. Устройство для синхронизации памяти, содержащее формирователь синхроимпульсов, о т л и ч а ю щ е е— с я тем, что, с целью повышения быстродействия, в него введены распределитель импульсов и коммутатор, причем первый выход распределигеля импульсов соединен с синхровходом формирователя синхроимпульсов, группа выходов распределителя импульсов соединена с группой управляющих входов коммутатора, группа выходов формирователя синхроимпульсов — с группой информационных входов коммутатора, группа выходов которого являеFcR

1 группой выходов устройства, вход запуска формирователя синхроимпульсов является входом запуска устройства, первый и второй входы распределителя импульсов являются соответственно входами нормальной работы и отка47853 6

i0

1$

ЗО

45 за памяти устройства, второй и третий выходы распределителя импульсов — выходами устройства.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что оно содержит два триггера, три элеме»та ИГЦ1, элемент задержки, счетчик, дешифратор и элемент И, причем синхровход первого триггера является первым входом распределителя и соединен с первыми входами первого и второго элементов ИЛИ, выход первого элемента ИЛИ соединен с входом элемента задержки и счетным входом счетчика, выходы первого, второго и третьего разрядов которого соединены соответственно с информационными входами

% дешифратора, первьгй выход которого является первым входом распределителя, выход четвертого разряда счетчика является вторым выходом распре,целителя и соединен с первым входом третьего элемента ИЛИ, выход которого соединен с первым входом элемента И, выход которого соединен со стробируюпц м входом дешифратора, выходы которого с второго по восьмой являются группой выходов распределителя, прямой выход первого триггера соединен с вторым входом второго элемента ИЛИ, выход которого соединен с вторым входом элемента И, инверсный выход первого триггера соединен с вторым входом первого элемента ИЛИ и информационным входом второго триггера, синхровход которого соединен с третьим входом элемента И и является вторым входом распределителя, выход элемента задержки соединен с вторым входом третьего элемента ИЛИ, прямой выход второго триггера является третьим выходом распределителя, информационный вход первого триггера соединен с ши»ой единичного потенциала устройства.

Ус ройство по п.), о т л и ч а ю щ е е с я тем, что формирователь синхроимпульсов содержит счетчик, дешифратор, четыре группы из и элементов задержки (где и — число выходов формирователя синхроимпульсов), группу из и элементов ИЛИ, причем синхровход формирователя синхроимпульсов соединен со счетным входом счетчика, группа выходов которог o соединена с группой информационных входов дешифратора, стробирую7 1247853 8 щий вход которого является входом группы соответственно с первого по запуска формирователя синхроимпуль- п-й, вторые входы которых соединены сов, первый, второй, трртий и четвер соответственно с выходами с первого тый выходы дешифратора соединены с по и-й элементов задержки второй входами первых элементов задержки со- группы, выходы элементов задержки ответственно первой, второй, третьеи третьей группы соединены с третьими, и четвертой групп, элементы задержки входами элементов ИЛИ группы соответв каждой группе соединены последова- ственно с первого по п-й, четвертые тельно, выходы элементов задержки с входы которых соединены с выходами первого по и-й первой группы соеди lO элементов задержки четвертой группы иены с первыми входами элементов ИЛИ соответственно с первого по п-й.

1-247853

Составитель Н.Торопова

Техред N.Ходанич . Корректор С.Яекмар

Редактор И.Сегляник

Закаэ 4126/48 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4