Устройство для деления чисел

 

Изобретени е относится к области вычислительной техники и может быть приме.нено в быстродействующих арифметических устройствах для выполнения операции деления чисел. Целью изобретения является повышение быстродействия устройства за-счет сокращения длительности такта формирования К цифр частного. Устройство для деления чисел содержит первый и второй регистры остатка, регистры делителя и,частного, блок деления усеченньпс чисел, содержащий сумматор принудительного округления делителя, первый и второй вычитатели, цервый и второй узлы деления и коммутатор, блок умножения , первый, второй и третий вычитатели , коммутатор, узел коррекции частного и блок управления, причем выходы разрядов первого регистра остатка соединены с входами уменьшаемого второго вычитателя, входы вычитаемого которого соединены с выходами разрядов второго регистра остатка, выходы разности второго вычитателя соединены с входами уменьшаемого первого и третьего вычитателей, выходы разрядов регистра делителя соединены .с входами вычитаемого третьго вычитателя и с входами первой группы блока умножения, входы второй группы которого соединены с выходами комйутатора блока деления усеченных чисел, выходы первой и второй групп блока умножения соединены с входами вычитаемого первой и второй групп первого вычитателя соответственно, вход данных устройства соединен с информационными входами регистра делителя и с информационными входами первой группы ком гутатора, информационные входы второй и третьей групп которого соединены с выходами разности первого и третьего вычитателей соответственно , выходы коммутатора соединены с информационными входами первого регистра остатка, информационные входы второго.регистра остатка соединены с выходами займа первого вычитателя, выходы старших разрядов регистра делителя соединены с входами сумматора принудительного округления делителя блока деления усеченных чисел, выходы сумматора принудительного округления делителя блока деления усеченных чисел соединены с входами делителя первого и второго узлов деления блока деления усеченных чисел , входы делимого которых соединены с вьгходами первого и второго вы читателей блока деления усеченньк чисел соответственно, входы уменьшаемого первого и второго вычитателей блока деления усеченных чисел соединены с выходами старших разрядов первого регистра остатка, а их вхо Ю сл to 4; | 00 |а 1C

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 47 62 A i (5D 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ВНСНИОТЕМА ваго и третьего вычитателей, выходы разрядов регистра делителя соединены с входами вычитаемого третьго вычитателя и с входами первой группы блока умножения, входы второй группы которого соединены с выходами комь)утатора блока деления усеченных чисел, выходы первой и второй групп блока умножения соединены с входами вычитаемого первой и второй групп первого вычитателя соответственно, вход данных устройства соединен с информационными входами регистра делителя и с информационными входами первой группы коммутатора, информационные входы второй и третьей групп которого соединены с выходами разности первого и третьего вычитателей соответственно, выходы коммутатора соединены с информационными входами первого регистра остатка, информационные входы второго. регистра остатка соединены с выходами займа первого вычитателя, выходы старших разрядов регистра дены с выходами первого и второго вычитателей блока деления усеченных чисел соответственно, входы уменьшаемого первого и второго вычитателей блока деления усеченных чисел соединены с выходами старших разрядов первого регистра остатка, а их вхоГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 3836695/24-24 (22) 07.01.85 (46) 30.07.86. Бюл. № 28 (71) Минский радиотехнический институт (72) А.Г. Батюков и А.А. Шостак (53) 681.3(088.8) (56) Патент CIIIA ¹ 3234367, кл. 235-156, 1962.

Патент США № 3293418, кл. 235-1569

1964.

Авторское, свидетельство СССР

¹ 732868, кл. G 06 F 7/52, 1977. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ (57) Изобретение относится к области вычислительной техники и может быть применено в быстродействующих арифметических устройствах для выполнения операции деления чисел. Целью изобретения является повьппение быстродействия устройства за.счет сокращения длительности такта формирования К цифр частного. Устройство для деле- ния чисел содержит первый и второй регистры остатка, регистры делителя и,частного, блок деления усеченных чисел, содержащий сумматор принудительного округления делителя, первый и второй вычитатели, первый и второй узлы деления и коммутатор, блок умножения, первый, второй и третий вычитатели, коммутатор, узел коррекции частного и блок управления, причем выходы разрядов первого регистра остатка соединены с входами уменьшаемого второго вычитателя, входы вычитаемого которого соединены с выходами разрядов второго регистра остатка, выходы разности второго вычитателя соединены с входами уменьшаемого перлителя соединены с входами сумматора принудительного округления делители блока деления усеченных чисел, выходы сумматора принудительного округления делителя блока деления усеченных чисел соединены с входами делителя первого и второго узлов деления блока деления усеченных чисел, входы делимого которых соедине12478 ды вычитаемого соединены с выходами .старших разрядов второго регистра остатка, вь|ходы первого и второго узлов деления блока деления усеченных чисел соединены с .информационными входами первой и второй групп коммутатора блока деления усеченных чисел соответственно, выходы которого, за исключением старшего разряда, со62 единены с информационными входами первой группы узла коррекции частного, информационные входы второй группы которого соединены с выходами младших разрядов регистра частного, выходы узла коррекции частного соединены с информационными входами младших разрядов регистра частного.

2 з и. флы, 4ип.

Изобретение относится к вычислительной технике и может быть применено в быстродействующих арифметических устройствах для выполнения операции деления чисел. 5

Цель изобретения — повышение быстродействия.

На фиг. 1 приведена структурная схема устройства для деления чисел; на фиг. 2 — функциональная схема пер-10 вого вычитателя; ыа фиг. 3 — функци- . ональная схема узла коррекции частного при К = 5 на фиг. 4 — функциональная схема блока управления.

Устройство содержит первый ре- f5 .гистр 1 остатка, второй регистр 2 остатка, регистр 3 делителя, регистр 4 частного, блок 5 деления усеченных чисел, сумматор 6 принудительного округления делителя бло- 20 ка 5 деления усеченных чисел, первый вычитатель 7 блока 5 деления усеченных чисел, второй вычитателв 8 блока 5 деления усеченных чисел, первый узел 9 деления блока 5 деления 25 усеченных чисел, второй узел 10 деления блока 5 деления усеченных чисел,коммутатор 11 блока 5 деления усеченных чисел, блок !2 умножения, первый вычитатель 13, второй вьгчитатель 14, 30

1 третий вычитатель 15, коммутатор 16, узел 17 коррекции частного, блок 18 управления, вход 19 данных устройства, вход 20 синхронизации устройства, выход 21 остатка устройства, вы- 35 ход 22 частного устройства, шину 23 логической единицы, шину 24 логического нуля, выходы 25 разрядов первого регистра 1 остатка, выходы 26 старших разрядов первого регистра 1 40 остатка, выходы 27 разрядов второго регистра 2 остатка, выходы 28 старших разрядов второго регистра 2 остатка, выходы 29 разрядов регистра 3 делителя, выходы 30 старших разрядов регистра 3 делителя, выходы 31 коммутатора Il блока 5 деления усеченных чисел, выходы 32 коммутатора ll блока 5 деления усеченных чисел за исключением его старшего разряда, выход 33 старшего разряда коммутатора: Il, выходы 34 разности второго вычитателя 14, выход 35 заема старшего разряда третьего вычитателя 15, выходы 3? первой группы блока 12 умножения, выходы 38 второй группы блока 12 умножения, выходы 39 разности первого вычитателя 13, выходы 40 заема первого вычитателя 13, выходы 41 младших разрядов регистра 4 частного, выходы 42 узла 17 коррекции частного, выходы 43-49 блока 18 управления. Вычитатель 13 содержит одноразрядные двоичные вычитатели 50. Узел 17 содержит элемент НЕ 51, элементы И 52 и четырехразрядный двоичный сумматор 53. Блок 18 управления содержит счетчик 54, дешифратор 55, эле менты И 56 и элементы ИЛИ 57.

Устройство для деления чисел работает следующим образом.

Пусть в исходном состоянии счетчик 54 блока 18 обнулен, а на входе 19 присутствует п-разрядный дво ичный код делителя У. Тогда по первому синхроимпупьсу на входе 20, на выходах 43 и 44 блока 18 формируются сигналы, по которым осуществляется запись делителя в регистр 3 и обнуляются регистры 1 и 2. По истечении действия первого импульса на входе 20, счетчик 54 блока 18 переключается в

3 1247862 4 состояние "1", что, в свою очередь, пользуется значение приводит к появлению сигнала логи- сформированных на в ческой "1" на выходе 45 блока 18. блока 5. Сформирова

Так как в регистрах 1 и 2 хранятся блока 5 k -разрядное нулевые коды, то на выходах 31 бло- g ступает в узел 17 и ка 5 формируется нулевой код k --pasдается на входы вто рядного частного, на выходе 36 вы- ка 12, на выходах 3 читателя 15 образуется сигнал логи- образуется произвед ческой "1", на выходах 39 и 40 вычи- рядном коде. На вых тателя 13 формируются нулевые коды. 1О читателя 13 формиру

С приходом второго импульса на вход 20 коде разность г осуществляется запись с входа 19 и- выходах вычитателя

} разрядного кода делимого в регистр 1, ность rl = r - Y ( нулевого кода заема вычитателя 13 — в кущего остатка, сфо регистр 2, и нулевого кода частного -15 ходах разности вычи в младшие разряды регистра 4. По ис- рядном коде). Если течении действия второго импульса на рованная на выходах

35 частного.

45

55 входе 20, счетчик 54 блока 18 переключается в состояние "2". На этом подготовительный этап, включающий два такта, заканчивается и далее выполняется собственно деление, в процессе которого эа ш тактов формируется m(k-I)+1 двоичных цифр частного

Рассмотрим работу устройства в те-25 чение одного i-го такта (1<3 m) формирования 1 цифр частного. По значению старших разрядов текущего остатка, хранимого в регистрах 1 и 2 в двухрядном коде, и делителя, хранимого в регистре 3, на выходах узла 9 блока 5 формируется k двоичных цифр частного, в предположении, что при приведении двухрядного кода текущего остатка в однорядный код образуется сигнал заема из младших разрядов остатка в старшие, а на выходах узла 10 блока 5 формируется 1 двоичных цифр частного, в предположении, что при приведении двухрядного кода текущего остатка в однорядный код не образуется сигнал заема из младших разрядов остатка в старшие. Параллельно с работой блока 5 работает вычитатель 14, который преобразует двухрядный код текущего остатка в однорядный код.

По значению сигнала заема этого вычитателя 14 осуществляется окончательное формирование 1(цифр частного на выходах блока 5. Если этот сигнал заема соответствует сигналу логичес}} }} кои 1, то в качестве k -разрядного частного в устройстве используется значение k цифр частного, образованных н а выходах узла 9 блока 5, а если сигнал заема соответствует сигналу логического " О ", то в качестве 1— р аэ рядно го частного в устройстве исцифр частного, ыходах узла 10 нное на выходах частное Z .no} .одновременно порой группы бло-, 7 и 38 которого ение У Z; в двуходах 39 и 40 выется в двухрядном

r; Y 2;, ана

15 образуется разг — значение те- .

1-1 рмированное на вытателя 14 в одноразносТь, сформивычитателя 15, положительна, а старший разряд k-pasрядного частного, сформированного в блоке 5, равен нулю, то в i-м такте в качестве очередного остатка r, коммутатором 16 выбирается разность и г; . Значение этой разности записывается в регистр 1 со сдвигом влево на (k †) разрядов, в тс время, как регистр 2 обнуляется. При этом в узле 17 образуется скорректированное

k-разрядное частное в виде 1000 ...О.

Во всех же других случаях в качестве очередного остатка выбирается раз-! ность г значение которой в виде

1 двух чисел записывается соответствующим образом со сдвигом влево на (k-1) разрядов в регистры 1 и 2. При этом в узле 17 сформированное на выходах блока 5 k -разрядное частное не корректируется. Аналогичным образом работает устройство во всех других тактах формирования k -двоичных цифр

Формула изобретения

Устройство для деления чисел, содержащее первый регистр остатка, регистр делителя, регистр частного, блок деления усеченных чисел, содержащий сумматор принудительного округления делителя и первый узел деления, блок умножения, три вычитателя, коммутатор, узел коррекции частного и блок управления, причем вход данных устройства соединен с информационными входами регистра делителя и с информационными входами первой группы коммутатора, информационные входы второй и третьей группы которого соединены с выходами разности первого и третьего вычитателей соответственэ 12478 но, выходы коммутатора соединены с информационными входами первого регистра остатка, выходы разрядов которого соединены с входами уменьшаемого второго вычитателя, выходы разности которого соединены с входами уменьшаемого третьего вычитателя, выходы разрядов регистра делителя соединены с входами первой группы блока умножения, выходы старших разрядов регист-10 ра делителя соединены с входами сумматора принудительного округления делителя блока деления усеченных чисел, вход переноса сумматора принудительного округления делителя блока - 1S деления усеченных чисел подключен к шине логической единицы, а выходы соединены с входами делителя первого узла деления блока деления усеченных чисел, выходы узла коррекции частного gg соединены с информационными входами младших разрядов регистра частного, выходы разрядов которого являются выходом частного устройства, вход синхронизации устройства соединен с

25 синхровходами регистра частного и .первого регистра остатка и с первым входом блока управления, второй вход которого соединен с первым управляющим входом узла коррекции частчого и с выходом заема старшего разряда третьего вычитателя, первый вьгход блока управления соединен с синхровходом регистра делителя и с входом установки в нуль первого регистра 35 остатка, второй, третий и четвертый выходы блока управления соединены с первым, вторым и третьим управляющими входами коммутатора соответственно, пятый выход блока управления является выходом сигнализации окончания деления устройства, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия, устройство содержит второй регистр остатка, блок 4> деления усеченных чисел содержит второй узел деления, два вычитателя и коммутатор, первый вычитатель устройства выполнен как вычитатель с запоминанием заема, причем информационные входы второго регистра остатка соединены с выходами заема первого вычитателя, выходы разрядов второго регистра остатка соединены с вхо- дами вычитаемого второго вычитателя, выходы разности которого являются выходом остатка устройства, входы уменьшаемого первого вычитателя соб2 единены с входами уменьшаемого третьего вычитателя, выходы первой и второй групп блока умножения соединены с входами вычитаемого первой и второй групп первого вычитателя соответственно, входы вычитаемого третьего вычитателя соединены с входами первой группы блока умножения, входы . второи группы которого соединены с выходами коммутатора блока деления усеченных чисел, входы уменьшаемого первого и второго вычитателей блока деления усеченных чисел соединены с выходами старших разрядов первого регистра остатка, входы вычитаемого первого и второго вычитателей блока деления усеченных чисел соединены с выходами старших разрядов второго регистра остатка, входы заема первого и второго вычитателей блока деления усеченных чисел подключены к шинам логической единицы и нуля соответственно, выходы первого и второго вычитателей блока деления усеченных чисел соединены с входами делимого первого и второго узлов деления блока деления усеченных чисел соответственно, выходы которых соединены . с информационными входами первой и второй групп коммутатора блока деления усеченных чисел соответственно, входы делителя второго узла деления блока деления усеченных чисел соединены с входами делителя первого узла деления блока деления усеченных чисел, управляющий вход коммутатора блока деления усеченных чисел соединен с выходом заема старшего разряда второго вычитателя, выходы коммутатора блока деления усеченных чисел, за исключением старшего разряда, соединены с информационными входами . первой группы узла коррекции частного, информационные входы второй группы которого соединены с выходами младших разрядов регистра частного, синхровход второго регистра остатка соединен с синхровходом первого регистра остатка, выход старшего разряда коммутатора блока деления усеченных чисел соединен с третьим входом блока управления, шестой выход блока управления соединен с входом установки в ноль второго регистра остатка, седьмой выход блока управления"соединен с вторым управляющим входом узла коррекции частного.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что узел кор7 !247 рекции частного содержит (k-i) элементов И (где K — число одновременно формируемых в такте цифр частного), элемент НЕ и (k-1)-разрядный сумматор, причем первые входы элементов И соединены соответственно с информационными входами первой группы узла коррекции частного, а вторые -входы объединены и соединены с вторым управляющим входом узла коррекции част- 10 ного, первые входы разрядов сумматора соединены соответственно с информационными входами второй группы узла коррекции частного, второй вход младшего разряда сумматора соединен через !5 элемент НЕ с первым управляющим входом узла коррекции частного, а вторые входы оставшихся разрядов сумматора подключены к шине логического нуля, выходы элементов И и сумматора являют-20 ся выходами узла коррекции частного. . 3. Устройство по и. 1, о т л и ч аю щ е е с я тем, что блок управления содержит счетчик, дешифратор, элементы И и ИЛИ, причем выходы счетчика соединены с входами дешифратора, первый выход дешифратора соединен с первыми входами первого элемента И и первого элемента ИЛИ, второй выход де862. 8 шифратора соединен с инверсный. входом третьего элемента И и,является вторым выходом блока управления, третий выход дешифратора соединен с первым входом четвертого элемента И, первый и второй входы второго элемента ИЛИ. соединены с вторым и третьим входамиблока управления соответственно, прямой выход второго элемента ИЛИ соединен с прямым входом третьего элемента И н является седьмым выходом блока управления, инверсный выход второго элемента ИЛИ соединен с вто- . рым входом первого элемента ИЛИ.и является четвертым выходом блока управления, выход первого эЛемента ИЛИ соединен с первым входом второго элемента И, второй вход которого соединен с вторыми входами первого и четвертого элементов И, с входом счетчика и с первым входом блока управления, выходы первого, второго и третьего элементов И являются первым, шестым и третьим выходами блока управления соответственно, выход четвертого элемента И соединен с входом установки в ноль счетчика и является пятым выходом блока управ- ления.

Г24 7862

Ю J6 Л (Вцс. Ф

Составитель А. Клюев

Редактор И. Сегляник Техред M.Õîäàíè÷

Корректор Л.. Пилипенко

Подписное

Заказ 4 126/48 Тираж 67i

ВНИИПИ Государственного комитета СССР по делам изобретений и открьггий

1l3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4