Устройство для отладки микроэвм

 

Изобретение относится к области вычислительной техники и может быть использовано для настройки, отладки и проверки работы специализированных микроэвм. Целью изобретения являет- ,ся расширение функциональных возможностей за счет возможности производить останов по адресу в зависимости от типа выполненного httiKpo3BM цикла. Устройство содержит коммутатор управления шиной данных, блок прямого доступа к памяти, магистральный усилитель , блок индикации, коммутатор, регистр ввода, блок готовности, два элемента И, два элемента ИЛИ, схему сравнения, регистр останова, группу элементов И, блок режимов адресации, постоянное запоминающее устройство, тумблерное запрминающее устройство. 2 З.П..Ф-ЛЫ, 5 ил., 1 табл. с S сл to 4ib vj 00 a

СОЮЗ СОВЕТСНИХ .

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (59 4 С 06 F 11 00

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

3СГсрм,с - ..з

ОПИСАНИЕ ИЗОБРЕТЕНИЙ !3 ц

Й А ВТОРСКОМ У СВИДЕТЕЛЬСТВУ (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ МИКРОЭВМ (57) Изобретение относится к области вычислительной техники и может быть использовано для настройки, отладки

К)

«В» 3

М (21) 3844836/24-24 (22) 17.01.85 (46) 30.07.86. Бюл. Р 28 (72) Я.А.Рахлин., Л.А.Савченко, В.П.Тарасенко, Я.И.Торошанко и Е.М.Швец (53) 681. 3 (088. 8) (56) Патент США В 4308581, кл. С 06 F 11/00, опублик, 1981.

Зеленко Г., Панов В., Попов С.

Отладочный модуль микроЭВМ. — Радио, 1983, 9. 4.

„,SU„„1247877 А1 и проверки работы специализированных микроЭВМ. Целью изобретения является расширение функциональных возмож-. ностей эа счет воэможности производить останов по адресу в зависимости от типа выполненного микроЭВМ цикла.

Устройство содержит коммутатор управления шиной данных, блок прямого доступа к памяти, магистральный усилитель, блок индикации, коммутатор, регистр ввода, блок готовности, два элемента И, два элемента .ИЛИ, схему сравнения, регистр останова, группу элементов И, блок режимов адресации, постоянное запоминающее устройство, тумблерное запоминающее устройство.

2 з.п..ф-лы, 5 ил., 1 табл.

1 12

Изобретение относится к вычислительной технике и может быть использовано для настройки, отладки и проверки работы специализированных микроЭВМ.

Цель изобретения — расширение функциональных возможностей за счет обеспечения останова по адресу в зависимости от типа выполненного микроЭВМ цикла.

На фиг. 1 представлена функциональная схема устройства для отладки микроЭВМ; на фиг. 2 и 3 — схемы блока готовности и блока режимов адресации соответственно, на фиг, 4 — схема алгоритма работы устройства в различных режимах остановов, на фиг. 5 схема алгоритма работы устройства в шаговом режиме.

Устройство для отладки микроЭВИ (фиг. 1) содержит коммутатор управ— ления шиной данных 1, выход разрешения доступа к памяти отлаживаемой микроЭВМ 2, блок прямого доступа к памяти 3, вход захвата отлаживаемой микроЭВМ 4, магистральный усилитель

5, шину данных 6 отлаживаемой микро3ВМ; блок индикации 7, шину адреса

8 отлаживаемой микроЭВМ, шину управления 9 отлаживаемой микроЭВМ, выход подтверждения захвата отлаживаемой микроЭВМ 10, выходы разрешения ввода 11 и вывода 12 отлаживаемой микроЭВИ, коммутатор 13, регистр ввода 14, блок готовности 15, вход готовности отлаживаемой микроЭВИ 16, первый вход задания режима устройства 17, вход пуска устройства 18, первый элемент И 19, вход управления остановом по адресу устройства 20, схему сравнения 21, регистр останова 22, группу элементов

И 23, второй элемент И 24, блок режимов адресации 25, вход разрешения обращения к памяти отлаживаемой микроЭВИ 26, ПЗУ 27, ТЗУ 28, первый элемент ИЛИ 29, второй элемент ИЛИ

30, выход разрешения записи отлаживаемой микроЭВИ 31,, выход синхронизации микропроцессора отлаживаемой микроЭВМ 32, второй вход задания режима устройства 33, выход тактового генератора отлаживаемой микроЭВМ 34, выход признака начала команды отлаживаемой микроЭВМ 35, блок сопряжения с внешними устройствами

36, шину сопряжения с внешними устройствами 37 отлаживаемой микроЭВИ.

47877 2 . Блок готовности (фиг. 2) содержит блок формирования единичного импульса 38, триггер готовности 39, первый элемент И 40, элемент ИЛИ 41, 5

f0

40 второй элемент И 42, элемент НЕ 43, элемент ИЛИ-НЕ 44.

Блок режимов адресации (фиг. 3) содержит первый элемент И 45, второй элемент НЕ 46, третий элемент И

47, первый элемент ИЛИ 48, седьмой элемент И 49, второй элемент И 50, первый элемент НЕ 51, пятый элемент

И 52, шестой элемент И 53, второй элемент ИЛИ 54, третий элемент НЕ

55, восьмой элемент И 56, четвертый элемент НЕ 57, четвертый элемент И

58, пятый элемент НЕ 59.

В качестве ПЗУ могут быть использованы микросхемы ПЗУ, время выборки которых не превышает длительности такта работы микропроцессора в отлаживаемой микроЭВМ. Структурная ор-ганизация ТЗУ аналогична ПЗУ. Ячейки памяти в ТЗУ представляют собой тумблерные регистры.

Устройство для отладки микроЭВМ обеспечивает следующие аппаратные режимы отладки: останов по адресу общий, останов по адресу при записи в ОЗУ микроЭВМ, останов по адресу при чтении из ОЗУ, останов по адресу при вводе информации из внешнего устройства, останов по адресу при выводе информации во внешнее устройство, шаговый режим поциклового прохождения программы, щаговый режим некомандного прохождения программы, режим прямого доступа к памяти,ин- дикацию состояния микропроцессорной системы.

Останов по адресу общий происходи-, при включенном тумблере останова по адресу 20, при совпадении адресов, поступающих на схему сравнения

21 с шины адреса 8 и ТЗУ 28, и выключенных тумблерах на регистре останова 2".. При этом сигнал высокого уровня со второго элемента И 24 выдается на второй элемент KIH 30 и с era выхода поступает на вход первого элемента И 19, на который также поступают сигналы высокого уровня со схемы сравнения и от тумблера останона по адресу 20. С выхода первого элемента И 19 сигнал поступает на блок готовности 15, после чего на выходе готовности 16 появляется игнал низкого уровня. Остановы по адретий

ыход

Т1 Т2 А, Адресуемая область

А Первый Второй выход выход

Память микроЭВМ

Только ТЗУ

1 0 Х Х

0 1 0 Х

ПЗУ и память микроЭВМ

То же

0 1 1 Х 1

1 1 0 Х 0

ТЗУ, ПЗУ и память микроЭВМ

1 1 1 0 1

1 1 1 1 0

То же

3 1247 ресу при записи и чтении из ОЗУ, вводе и выводе информации во внешнее устройство производится при появлении соответствующего одноименного сигнала на одном из четырех управляющих входов 3 1,2, 12, 11 и включенном соответствующем режиму останова тумблера на регистре останова 22. В этих режимах потенциал высокого уров ня поступает на второй элемент ИЛИ tO

30 с одного из элементов И группы элементов И 23.

Работа в шаговом режиме отладки программы становится возможной при высоком потенциале на первом входе 15 задания режима 17. Причем при высоком потенциале на втором входе задания режима 33 останов производится в начале каждого цикла выполняемой команды по сигналам, поступающим с выхода 32 микроЭВМ, а при низком только в начале команды по сигналам,поступающим с выхода признака начала команды 35 микроЭВМ. Переход к выполнению нового цикла или команды обес- 2S печивается нажатием кнопки пуска 18.

В режиме прямого доступа к памяти можно производить запись, чтение информации из памяти микроЭВМ без учас-: тия микропрессора. Адрес ячейки памяти, куда записывается или считывается информация, набирается на тумблер. ных регистрах ТЗУ 28. Информация вво. дится с регистра ввода 14. Блок прямого доступа к памяти 3 выдает на шину запроса прерывания 4 сигнал высокого уровня, который, поступая также на коммутатор управления шиной данных 1, разрешает выдачу информации на шину данных б через магистральный усилитель 5 с регистра вво-

0 0 Х Х 0 0

8?7 . . 4 да 14. После получения сигнала подтверждения прерывания с выхода 10 микроЭВМ блок прямого доступа к памяти 3 управляет записью, чтением информации из памяти, выдавая на шину управления 9 сигналы записи или чтения. При выводе информации из памяти на регистр 14 производится только, ее индикация с помощью блока индикации 7. Блок индикации 7, кроме шины данных, позволяет .индицировать . сигналы на адресной 8 и управляющей

9 шинах.

Кроме того, предусмотрены режимы отладки с помощью различных программ, записанных в ПЗУ 27 или набираемых на ТЗУ 28. При этом можно обращаться как ко всему полю памяти, адресуемого микропроцессором, так и только к отдельным его зонам. Блок режимов адресации 24 позволяет обращаться к памяти микроЭВМ;,только к

ТЗУ 38; к ПЗУ 27 и памяти мчкроЭВМ к ПЗУ 27, ТЗУ 28 и памяти микроЭВМ, Режимы, адресации задаются тумблерами

Т1 и Т2 в блоке адресации 25, кото-.. рый работает в соответствии с таблицей, к-Л

B таблице А = 1 А. и А =, А. з=к 1сигналы, формируемые соответственно первым 45 и вторым 50 элементами И в блоке режимов адресации 25. Как видно из этих выражений, ТЗУ 28 и

ПЗУ 27 занимают начальную зону в адресуемом микроЭВМ поле памяти, поэтому при одновременном обращении к ТЗУ 28, ПЗУ 27 и памяти микроЭВМ обращение к ячейкам с начальными адресами последней не производится.

1247877

20

25 ,30

В таблице Х означает, что сигнал может принимать значение как О, так и 1.

Программные средства устройства для отладки микроЭВМ обеспечивают следующие режимы отладки: ручной пббайтный ввод информации в память системы, тестовую проверку узлов микроЭВМ, циклическое выполнение команды, ввод — вывод информации с внешних устройств.

Ручной побайтнЬ»»» ввод информации может производиться либо с регистра ввода 14, либо с ТЗУ 28, при этом программа ввода набирается на ТЗУ

28, либо используется та, которая имеется в ПЗУ 27. В этом режиме блок режимов адресации 25 разрешает обращение к ТЗУ 28, ПЗУ 27 и память микроЭВМ. Выбор регистра ввода — вывода 14 производит коммутатор 13. Сиг— налы разрешения обращения с блока адресации 25 поступают также на элемент ИЛИ 29, с его выхода один из них выдается в коммутатор управления шиной данных 1, которая управляет подключением к шине данных 6 ТЗУ 29 или ПЗУ 27 или регистра ввода 14.

Тестовая проверка узлов производится с помощью специализированных программ, написанных в соответствии со спецификой тестируемых узлов микроЭВМ и записанных в ПЗУ 27.

Циклическое выполнение какой-либо команды микропроцессора производится, когда блок режимов адресации 25 разрешает обращение только к ТЗУ 28, При этом на всех тумблерных регистрах ТЗУ 28 должен быть набран код проверяемой команды.

Ввод — вывод информации с внешних устройств производится с помощью блока сопряжения с внешними устройствами Зб через шину сопряжения с внешними устройствами 37. Обращение к внешним устройствам происходит при появлении сигналов на 11 или 12 выходах микроЭВМ и адреса внешнего устройства на шине адреса 8. При этом коммутатор 13 выдает на схему сопряжения с внешними устройствами Зб сигнал разрешения обращения к соответ.твующему внешнему устройству. В качестве внешних устройств могут выступать перфоратор и фотосчитыватель.

Алгоритм работы устройства в различных режимах остановов приведен на фиг. 4. Здесь используются следующие обозначения: (ША) — содержимое шины адреса 8; (А(ТЗУ) — содержимое регистров ТЗУ 28, на которых набирается адрес останов а, Т, ост. адр. — тум. блер останова по адресу (вход управления останова по адресу 20), (Т.Рг. ост.) — содержимое тумблерного ре-гистра останова 22, ДО, Д1, Д2, ДЗ нулевой, первый, второй и третий разряды тумблерного регистра останова 22.

Алгоритм работы устройства в шаговом режиме приведен на фиг. 5. Здесь символ R обозначает конъюнкцию сигналов на соответствующих выходах устройства (указаны в скобках). формула изобретения

1. Устройство для отладки микроЭВМ, содержащее коммутатор управления шиной данных, магистральный усилитель, блок индикации, блок прямого доступа к памяти, блок режимов адресации, регистр ввода, коммутатор, схему сравнения, блок готовности, элемент И, причем первый информационный вход коммутатора управления шиной данных подключен к выходу доступа к памяти отлаживаемой микроЭВМ, второй информационный вход коммутатора управления шиной данных подключен к выходу захвата блока прямого доступа к памяти, подключенному также к входу захвата отлаживаемой микроЭВМ„ информационный выход блока прямого доступа к памяти подключен к двунаправленной. шине данных отлаживаемой микроЭВМ, к ко- торой также подключены первый вход . блока индикации и выход магистральЪ ного усилителя, управляющий вход магистрального усилителя соединен с выходом коммутатора управления шиной данных, выход режима блока прямого дсступа к памяти соединен с вторым входом блока индикации и с входной шиной управления чтением— записью отлаживаемой микроЭВМ, адресный выход блока прямого доступа к памяти подключен .к двунаправленной шине адреса отлаживаемой микроЭВМ, третий вход блока индикации подключен к двунаправленной шине ад. реса отлаживаемой микроЭВМ разрешающий ьход блока прямого доступа к памяти подключен к выходу подтверж— дения захвата отлаживаемой микро3247877

ЭВМ, выходы .разрешения ввода и вывода отлаживаемой микроЭВМ подключены к первому и второму управляющим входам коммутатора соответственно, первый выход коммутатора соединен с входом разрешения ввода регистра ввода и первым входом блока готовности, выход которого подключен к входу готовности микроЭВМ, второй вход блока готовности соединен с выходом первого элемента И, третий и четвертый входы блока готовности являются первым входом за— дания режима и входом пуска устрой ства соответственно, первый вход первого элемента И является входом управления остановом по адресу устройства, а второй вход соединен с выходом схемы сравнения, первый вход которой подключен к двунаправленной шине адреса отлаживаемой микроЭВМ, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения останова по адресу в зависимости от типа выполненного микроЭВМ цикла, устройство содержит регистр останова, группу элементов И, второй элемент И, постоянное запоминающее устройство (ПЗУ), тумблерное запоминающее устройство (ТЗУ), первый и второй элементы ИЛИ, причем к второму входу схемы сравнения и к адресному входу блока прямого доступа к памяти подключен первый информационный выход ТЗУ, информационный вход магистрального усилителя соединен с вторым информационным выходом ТЗУ, информационным выходом ПЗУ и выходом регистра ввода, первый и второй выходы коммутатора соединены соответ ственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с управляющим входом коммутатора управления шиной данных, третий и четвертый входы первого элемента ИЛИ соединены соответственно с первым и вторым разрешающими выходами блока режимов адресации, третий разрешающий выход которого подключен к входу разрешения обращения к памяти отлаживаемой микроЭВМ, первый и второй разрешающие выходы блока режимов адресации соединены с первыми входами разрешения доступа ТЗУ и ПЗУ соответственно, информационный вход коммутатора, ад" ресный вход блока режимов адресации. и адресные входы ТЗУ и ПЗУ подключены к двунаправленной шине адреса отлаживаемой микроЭВМ, разрешающий вход блока режимов адресации и вто5 .рые входы разрешения доступа ТЗУ и

ПЗУ подключены к выходу доступа к памяти отлаживаемой микроЭВМ, первые входы элементов И группы подклю.

10 чены к выходам разрешения ввода, разрешения вывода, доступа к памяти, разрешения записи отлаживаемой .микроЭВМ, выходы разрядов регистра останова соединены с вторыми входами элементов И группы и с инверсными входами второго, элемента И, выход которого соединен с первым входом второго элемента ИЛИ, второй — пятый входы которого соедине20 ны с выходами первого четвертого элементов И группы соответственно, выход второго элемента ИЛИ соединен с третьим входом первого элемента И, пятый — восьмой входы блока готовности подключены соответственно к выходу .синхронизации микропроцессора отлаживаемой микроЭВМ к второму входу задания режима устройства, к выходу тактового генератора отлаживаемой микроЭВМ, к выходу признака начала команды отлаживаемой микроЭВМ.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок готовности содержит триггер готовнос35 ти, блок формирования единичного импульса, элемент ИЛИ-НЕ, первый и второй элементы И, элемент ИЛИ и элемент НЕ, причем первый третий

40 входы элемента ИЛИ-НЕ являются первым вЂ, третьим входами блока готовности соответственно, выход элемента ИЛИ-НЕ соединен с информационным входом триггера готовности, выход ко-45

<торого является выходом блока готовности и соединен с первым входом блока формирования единичного сигнала, второй и третий входы которого являются седьмым и четвертым входами бло.

50 ка готовности соответственно, первый вход первого элемента И является пятым входом блока готовности, выход первого элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с входом синхронизации триг55 гера готовности, S-вход которого соединен с выходом блока формирования единичного импульса, шестой вход блока готовности подключен к входу

1247877

10 элемента НЕ и второму входу первого элемента И, первый вход второго элемента И является восьмым входом бло-. ка готовности, второй вход второго элемента И соединен с выходом элемента НЕ, выход второго элемента И соединен с вторым входом элемента ИЛИ.

3. Устройство по и. 1, о т л и— ч а ю ш е е с я тем, что блок ре- щ жимов адресации содержит восемь элементов И, два элемента ИЛИ, пять эле-ментов НЕ и первый и второй тумблеры задания режима адресации, причем первая группа разрядов первого входа блока режимов адресации подключена к входам первого элемента И, вторая группа разрядов первого входа блока режимов адресации подключена к входам второго элемента И, выход которого соединен с первым входом третьего элемента И и с входом первого элемента НЕ, выход первого элемента

И соединен с входом второго элемента о

НЕ, вторым входом третьего элемента 25

И и первым входом четвертого элемента И, выходы первого и второго элементов НЕ соединены с первыми входами пятого и шестого элементов И соответственно, выход третьего элемента И соединен с первым входом первого элемента ИЛИ, выход которого сое9 динен с первым входом седьмого элемента И, вход третьего элемента НЕ и второй вход седьмого элемента И подключены к первому тумблеру задания режима адресации, второй тумблер задания режима адресации подключен к входу четвертого элемента НЕ и к вторым входам четвертого и шестого элементов И, выход третьего элемента НЕ соединен с вторым входом пятого элемента И и первым входом восьмого элемента И, выход четвертого элемента

НЕ соединен с вторыми входами первого элемента ИЛИ и восьмого элемента

И, выход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И, выход пятого элемента И соединен с третьим входом четвертого элемента И, второй вход блока режимов адресации подключен к входу пятого элемента НЕ, к третьему входу седьмого элемента И и к чет— вертому входу четвертого элемента И, выход пятого элемента НЕ соединен с третьим входом второго элемента ИЛИ, выходы седьмого элемента И, четвер того элемента И и второго элемента

ИЛИ являются первым, вторым и третьим выходами блока режимов адресации соответственно.

1247877

43ие. 2

1247877

Чужие. Ф атее, Х

Составитель В.Ванюхин

Редактор Л.Авраменко Техред 3.Чижмар Корректор И.Муска

Заказ 412?/49 Тираж 6?1 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11303S, Москва, И-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4