Устройство для обмена данными

 

Изобретение относится к области вычислительной техники, может быть 1спользовано в многопроцессорных системах обработки данных и является усовершенствованием известного устройства , описанного в авт. св. 0857968. Целью изобретения является расширение класса решаемых задач путем обеспечения возможности работы устройства в совмещенных режимах обмена. Поставленная цель достигается тем, что в устройство введены второй блок входной буферной памяти, второй блок выходной буферной памяти и четвертый триггер. 1 з.п. ф-лы, 1ил, 1 табл. i (Л

СОЮЗ СООЕТСНИХ

СОЦИАЛИСТЬНЕСНИХ

РЕСПУБЛИК

0% (И1 (504 С 06 F 13 14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A8TOPGHOMV СВИ4ЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 857968 (21) 3862316/24-24 (22) 27.02.85 (46) 23.08.86. Бюл. М 31 (72) В.Н.Кустов, А.И.Захаров и Д,А.Захаров (53) 681.325 (088,8) (56) Авторское свидетельство СССР

В 857968, кл. С 06 F 3/04, 1979. (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫ1Я (57) Изобретение относится к области вычислительной техники, может быть использовано в многопроцессорных системах обработки данных и является усовершенствованием известного устройства, описанного в авт. св.

Р 857968. Целью изобретения является расширение класса решаемых задач путем обеспечения возможности ра- боты устройства в совмещенных режимах обмена. Поставленная цель достигается тем, что в устройство введены второй блок входной буферной памяти, второй блок выходной буферной памяти и четвертый триггер. 1 з.п. ф-лы, 1 нл, 1 табл.

1 1252789 2

Устройство работает следующим образом.

При нормальной работе устройства сигнал Неисправность на выходе

11 1!

40 блока I отсутствует. Устройство может находиться в одном иэ следующих режимов работы, Режим 1 (Р1) - прием данных по перно45 му информационному входу 36 и ретрансляции данных с второго информационного входа 37 на второй информационный выход 38 устройства.

Режим 2 (Р2) — передача данных на первый информационный выход 39 и ретрансляции данных с второго информационного выхода 37 на второй информационный выход 38 устройства.

Режим 3 (Р3) — прием данных по второму информацио ному входу 37 и ретрансляции данных с первого информационного входа 36 на первьгй информационный выход 39 устройства.!

1э< бр«гс нис относится к вычислиTf ëüí< é техпнкг > может быть испопьзоняно н мног опроцессорных вычиспитепг-пых системах обработки данных и является усовершецствсвянием устройства по основному яг>т ° св. М 857968, Цепь изобретения — расширение класса решаемьгх задач за счет обеспечения возможпости работы ус.тройстня в совмещенных режимах обмена. 10

11я чертеже представлена функциональная схема устройства.

Устройство содержит блок 1 контроля, процессор 2, блок 3 триг геров, дешифратор 4, коммутатор 5, блоки

6 и 7 входной буферной памяти. второй 8 и первый 9 выходной буферной памяти, второй 10 и первый II элементы ИЛИ.

Процессор 2 состоит из арифметико- 20 погичекого блока 12, микропрограммного устройства 13 управления, памяти 14 микропрограммь> и устройства 15 управления вводом — выводом, Блоки

1 и 3 содержат триггеры 16-24 и эле- 25 мент KIH 25> я коммутатор 5 — узлы

26-31 элементов И и элементы ИЛИ

32-35, На чертеже показаны также первый

36 и второй 37 гпгформа гггонные входы, 30 второй, первый, третий и четвертый информационные выходы 38-41 соотне1ственно> вход 42 сигнала неисправности, четвертый 43 и третий 44 информационные входы, управляющие

35 выходы 45 и входы 46 устройства.

Режим 4 (Р4) — передача данных и» н горой информационный выход 38 ретрансляция данных с первого и формационного входа 36 на первый информационный выход 39 устройства.

Режим 5 (Р5) — передача данных на первый информационный выход 39 с одновременным приемом данных по второму информационному входу 37.

Режим 6 (Р6) — прием данных на первьгй информационный вход 36 с одновременной передачей данных на второй информационный выход 38 уст" ройствя„

Режггм 7 (Р7) — одновременный прием данных по первому и второму информационным нходям 36 и 37 устройства.

Режим 8 (Р8) — одновременная передача данных ня первый и второй ипформяционные выходы 39 и 38 устройства, Режим 9 (Р9) — неисправность. !

1ри функционировании устройства в перечисленных режимах процессор 2 вырабатывает сигналы, которые поступают через вход 46 на триггеры 21-24, устанавливая их в состояние, соотг>етствующее режиму работы устройства.

В таблице приведены режимы работы устройства и соответствующие им состояния триггеров 21-24, а также г;ггняпьг ня выходных mHHах дешифраторя Ф. (:пгнапы с выходных шин дешифратора 4 поступают на входы элементов

ИЛИ 32-35 коммутатора 5> который

< помощью узлов 26-31 элементов И определенным образом коммутирует входы 36 и 37 с выходами 38 и 39 устройства с блоками 6 и 9 входной и выходной буферной памяти.

При реализации режима Pl триггер

24 блока 3 триггеров находятся в состоянии "1"> а триггеры 21-23 в состоянии "О", На первой выходной пги>г» дешифратора 4 появляется единичный сигнал, который поступает на первый вход элемента ИЛИ 32 и с его выхода на управляющие входы узпа 26 элементов И, открывая их длн приема данных с первого информационного входа 36 устройства, Кроме этого, сигнал с первого выхода дешифратора 4 поступает на перпьгй вход элемента ИЛИ 11, с его выходя — на упрянпяющие входы узла 31 пементов И, обеспечивая ретрансляцию данньгх второго информационного

1252789 входа 37 устройства к его второму информационному выходу 38. Одновременно отсутствие единичных сигналов на входах элемента ИЛИ 10 обеспечивает отключение первого информационного входа 36 устройства от его первого информационного выхода 39. Данные принимаются с первого информационного входа 36 устройства в первый блок 6 входной буферной памяти, с информационного выхода которого они поступают через третий информационный выход 40 устройства в процессор 2 для их обработки.

Таким образом, режим Pl оказывается реализованным. Аналогичным образом реализуются режимы Р2-Р4.

Отличие состоит в том, что используются другие комбинации сигналов уо на входах дешифратора 4 для задействования соответствующих узлов 2631 элементов И с помощью элементов

ИЛИ 32-35 и !О и 11.

15

В режиме Р5 снимается единичный

25 сигнал с пятого выхода дешифратора

4, который поступает на входы элементов ИЛИ 35 и 33, с выхода которых— на управляющие входы узлов 29 и 27 элементов И. Сигналы на входах

30 элементов IUIH 10 и 1! отсутствуют, поэтому узлы 30 и 31 обеспечивают отключение первых и вторых информационных входов 36 и 37 устройства от его информационных выходов 39 и З5

38 соответственно. Таким образом, данные, поступающие на второй инфор мационный вход 37 устройства, передаются через узел 27 элементов И в блок 7 входной буферной памяти, с 40 информационного выхода которого они поступают через выход 41 в процессор

2 для обработки.

Одновременно из процессора 2 дан- 45 ные через вход 44 устройства поступают на информационный вход блока 9 выходной буферной памяти, с выхода которого через узел 29 элементов И они передаются на первый информационный выход 39 устройства. Таким образом, обеспечивается режим одновременного приема данных по второму информационному входу 37 устройства и передачи данных на первый информа- 55 ционный выход 39. Функционирование устройства в режиме Р6 происходит аналогично.

В режиме Р7 единичный сигнал с седьмого выхода дешифратора 4 поступает через элементы ИЛИ 32 и 33 на управляющие входы узлов 26 и 27 элементов И, открывая их для передачи данных. Сигналы на выходах элементов HJIH 10 и 11 отсутствуют, поэтому узлы 30 и 31 элементов И заперты, Таким образом может осуществляться одновременный прием данных с первого и второго информационных входов

36 и 37 устройства в блоки 6 и 7 входной буферной памяти, откуда оии поступают в процессор 2 через третий и четвертый информационные входы 40 и 41 для дальнейшей их обработки.

В режиме Р8 устройство функционирует аналогично, за исключением того, что в данном режиме обеспечивается одновременная передача данных на первый и второй информационные выходы 39 и 38 устройства из бло1 ков 9 и 8 выходной буферной памяти.

Режим Р9 реализуется следующим образом. При возникновении неисправности или при отсутствии необходимости в приеме и передаче данных процессор 2 по входу 46 устанавливает в нулевое состояние триггеры 21-24, снимая сигналы на выходах дешифратора 4. Поскольку сигналы на выходах дешифратора 4 отсутствуют, то узлы элементов И 26-29 заперты нулевым управляющим сигналом на их входах

1 обеспечивая тем самым полное отключение устройства от первых и вторых информационных входов и выходов 3639 устройства. Процессор 2 одновременно с установкой в нулевое состояние триггеров 21-24 подает единичный сигнал на вход 42 устройства, который устанавливает триггер IS в единичное состояние, и сигнал через элемент ИЛИ 25 поступает на входы элементов ИЛИ 10 и 11, с выхода которых они поступают на управляющие входы узлов 30 и 31 элементов И, обеспечивая тем самым режим ретрансляции данных от первого и второго входов 36 и 37 устройства к первому и второму входам 39 и 38, Единичный сигнал на выходе блока 1 контроля может также вырабатываться по сигналам неисправ ности, поступающим от блоков

6 — 9 входной и вьгхопвой буфер-! ной памяти.

Сигналы на вьмодах дешифратора

Режим рабоСостояние триггеров

21 22 23 24 2 3 4 5 6 7 8

1 0 0 0 0 0 0 0

Р! 0 0 0 1

Р2 0 0 I 0 0 1 0 0 0 0 0 0

РЗ 0 0 1 I 0 О 1 0 0 0 0 0

Р4 0 1 0 0 0 0 0 0 0 0 0 0

0 0 0 1 1 0 0 0

Р5 0 1 0 1

Р6 0 1 1 0 0 0 0 0 0 1 0 0

Р7 0 1 1 0 0 0 0 0 0 1 0

Р8 I 0 0 0 0 0 0 0 0 0 0 1

Р9 0 0 0 0 0 0 0 0 0 0 0 0

S 12527 ф о р м у л а и э о б р е т е н и я

1., Устройство для обмена данными по авт. св. l! 857968, о т л и— ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач эа счет обеспечения возможности работы устройства в совмещенных режимах обмена, в него введены второй блэк входной буферной памяти, вто- 10 рой блок выходной буферной памяти и четвертый триггер, причем установочный вход и вход сброса четвертого триггера подключены к управляющим входам устройства, а выход - к четвертому входу дешифратора и управляющим выходам устройства, информационные выходы и входы вторых блоков входной и выходной буферной памяти соединены соответственно 20 с четвертыми информационньаки выходами устройства и входом коммутатора и с четнертьии информационными входом устройства и выходом коммутатора, а вьмоды ошибок — соответственно 25 с четвертым и пятым входами блока контроля, группа дополнительнык вы89 4 ходов дешифратора соединена с первьи, вторым, третьим и четвертым управляющим и входами коммутатора.

2. Устройство по п.l о т л и— ч а ю щ е е с я тем, что коьачутатор содержит шесть узлов элементов

И и четыре элемента ИЛИ, соединенных выходами с управляющими входами соответствующих узлов элементов И, причем группы входов первого, второго, третьего и четвертого элементов

HJIH являются соответственно первым, вторьи, третьим и четвертым управляющими нходамн коммутатора, ныходы первого — четвертого узлов элементов

И соединены соответственно с третьим четнертыи, вторьм н первым информационными выходами коммутатора, выходы пятого и шестого узлов элементов И подключены соответственно к первому и второму информационным выходам коммутатора, информационные нходы первого-шестого узла элементов И подключены соответственно к первому, второму, четвертому, третьему, первому и второму информационным входам коммутатора.

1252789

Составитель В.Вертлиб

Техред В.Кадар Корректор Л. Па тай

Редактор В.Петраш

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

3 ак а э 4621/49

Производственно-полиграфическое предприятие, г, ужгород, ул. Проектная, 4