Фазоимпульсный преобразователь

 

Изобретение относится к измерительной технике и может быть использовано в системах сбора и обработки информации с фазовым ее представлением. Цель изобретения - повышение точности преобразователя . Устройство содержит формирователь 1 импульсов опорного сигнала, триггеры 2, 5, 6, 27, 29 и 31, формирователи 3 и 4 импульсов измерительного сигнала, синхронизаторы 7, 8 и 9, элементы И 10, 11, 12, 25, 26, 34, 35 и 37, делитель 36 частоты с переменным коэффициентом деления, формирователь 16 тактовых импульсов, генератор 17 тактовых импульсов, комбинационный сумматор 18, делитель 19, элементы ИЛИ 20 и 28, одновибраторы 21, 30 и 32, регистр 22, счетчики 23 и 33 и коммутатор 24. Введение делителей 13, 14 и 15 частоты с переменным коэффициентом деления и образование новых связей между элементами устройства расширяет пределы изменения дискретности определения фазы. 2 ил., 1 табл. S (Л 1C ел о: 00 05 фиг.1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я) 4 Н 03 К 7 04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3818191/24-21 (22) 26.11.84 (46) 07.09.86. Бюл. № 33 (72) А. П. Степанов и В. И. Григорьев (53) 621.317.087 (088.8) (56) Авторское свидетельство СССР № 416722, кл. G 08 С 9/04, 13.12.74., Авторское свидетельство СССР № 1161977, кл. Н 03 К 7/04, 25.11.83. (54) ФАЗОИМПУЛЬСНЫ!"! ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к измерительной технике и может быть использовано в системах сбора и обработки информации с фазовым ее представлением. Цель изобретения — повышение точности преобразовате„„SU„1256186 А1 ля. Устройство содержит формирователь 1 импульсов опорного сигнала, триггеры 2, 5, 6, 27, 29 и 31, формирователи 3 и 4 импульсов измерительного сигнала, синхронизаторы 7, 8 и 9, элементы И 10. 11, 12, 25, 26, 34, 35 и 37, делитель 36 частоты с переменным коэффициентом деления, формирователь 16 тактовых импульсов, генератор 17 тактовых импульсов, комбинационный сумматор 18, делитель 19, элементы ИЛИ 20 и 28, одновибраторы 21, 30 и 32, регистр 22, счетчики 23 и 33 и коммутатор 24. Введение делителей 13, 14 и 15 частоты с переменным коэффициентом деления и образование новых связей между элементами устройства расширяет пределы изменения дискретности определения фазы. 2 ил., 1 табл.

1256186

Изобретение относится к измерительной технике и может быть использовано в системах сбора и обработки информации с фазовым ее представлением.

Целью изобретения является повышение точности преобразователя путем расширения пределов изменения дискретности определения фазы.

На фиг. 1 приведена функциональная схема фазоимпульсного преобразователя; на фиг. 2 — временные диаграммы его работы.

Фазоимпульсный преобразователь содержит формирователь 1 импульсов опорного сигнала, триггер 2, формирователи 3 и 4 импульсов измерительного сигнала, триггеры

5 и 6, синхронизаторы 7 — 9, элементы И

10- — !2, делители 13 — 15 частоты с переменным коэффициентом деления, формирователь

16 тактовых импульсов, генератор 17 тактовых импульсов, комбинационный сумматор

18, делитель !9, элемент ИЛИ 20. одновибратор 21, регистр 22, счетчик 23, коммутатор 24, элементы И 25 и 26, триггер 27, элемент ИЛИ 28, триггер 29, одновибратор 30, триггер 31, одновибратор 32, счетчик 33, элементы И 34 и 35, делитель 36 частоты с переменным коэффициентом деления, элемент И 37. При этом формирователь 1 импульсов опорного сигнала включен между шиной опорного сигнала и первым входом триггера 2, выход которого соединен с первым входом синхронизатора 7, выход которого соединен с первым входом элемента

И 10, выход которого соединен с входом дел f e;la 13 частоты с переменным коэффициентом деления, первый выход которого соединен с вторым входом триггера 2 и входом одновибратора 21, а второй выход с первым входом коммутатора 24 и первым входом элемента И 26. Формирователи 3 и 4 импульсов измерительного сигнала включены между шиной измерительного сигнала и первыми входами триггеров 5 и 6 соответственно, выходы которых соединены соответственно с первыми входами синхронизаторов 8 и 9, вторые входы которых соединены с вторым входом элемента И 10, первым входом элемента И 37 и первым выходом формирователя 16 тактовых импульсов, вход которого соединен с выходом генератора 17 "àêòîâûõ импульсов, а второй выход — — с вторым входом синхронизатора 7 и первыми входами элементов И 1! и 12, вторые входы которых соединены соответственно с выходами синхронизаторов 8 и 9, а выходы -- с входами делителей 14 и !5 частоты с переменным коэффициентом деления соответственно, первые выходы которых подключены к вторым входам триггеров 5 и 6 соответственно, а вторые входы — к входам комбинационного сумматора 18, выходы которого первый через делитель 19, d второй непосредственно coe fHIIcIIIf с входами элемента ИЛИ 20, вы5

1О

40 ход которого соединен с первым входом элемента И 25, и вторым входом коммутатора 24, выходы которого соединены с первым и вторым входами счетчика 23, кодовые входы которого соединены с кодовыми выходами счетчика 33, а кодовые выходы— с входами элемента ИЛИ 28 и кодовыми входами регистра 22, управляюший вход которого соединен с выходом одновибратора 21, входом одновибратора 30 и первым входом триггера 31, а кодовые выходы с кодовыми входами счетчика 33 и кодовыми входами делителя 36 частоты с переменным коэффициентом деления, вход которого соединен с выходом элемента И 37, а выход — с первыми входами элементов

И 34 и 35 и первым входом счетчика 33, выход которого соединен с вторым входом элемента И 37, а второй вход -- с выходом одновибратора 32 и первым входом триггера 27, второй и третий входы которого соединены с выходами элементов И 25 и 26, вторые входы которых соединены с выходом элемента ИЛИ 28 и третьим входом коммутатора 24, четвертый и пятый входы которого соединены с выходами триггера 27, четвертый вход которого соединен с выходом триггера 31, второй вход которого соединен с вторым входом элемента И 34 и первым выходом триггера 29, второй выход которого соединен с вторым входом элемента

И 35, первый вход — с первым выходом триггера 27, а второй вход — с третьим входом счетчика 23. выходом одновибратора 30 и входом одновибратора 32, а выходы элементов И 34 и 35 соединены с выходными шинами устройства, кодовые входы делителей 13- — 15 частоты с переменнь:м коэффициентом деления соединены с шинами выбора коэффициентов деления. Синхронизаторы могут быть выполнены на основе Dтриггеров, делители частоты с управляемым коэффициентом деления на основе счетчика, выходы каждого разряда которого через элементы И соединены с его вторым выходом, а вторые входы элементов И вЂ” с кодовыми входами.

Преобразователь работает следующим образом.

Формирователь 16 тактовых импульсов формирует две последовательности чередуюгцихся тактовых импульсов (ТИ1 и ТИ2), длительность которых равна длительности импульсов генератора !7 тактовых импульсов, а частота повторения - =,„. = --, где

f-> и 1-.. — частота первой и второй последовательностей тактовых импульсов ТИ! и

ТН2; tã — — частота генератора 17 тактовых импульсов.

Импульсы последовательности ТИ1 подаются на входы синхронизаторов 8 и 9 и вход элемента И 10, а импульсы последовательности ТИ2 — на вхо. ы элементов И 1! и 12 и на вход синхронизатора 7. Формирова1256186

miK

К 2о+2 +2 + 2

Сигнал на входах комммутатора 24

Состояние

Число в счетчике 23

Сигнал на выходах счетчика 23

Режим триггера

1=0

-0 гО тели 1 и 3 формируют короткие импульсы (фиг. 2 о и Г) в момент изменения входного сигнала (фиг. 2 а и б) от отрицательного значения в положительное, а формирователь 4 — наоборот при изменении входного

5 сигнала от положительного значения к отрицательному (фиг. 2 д). Триггеры 2, 5 и 6, выходной сигнал с которых подается на соответствующие входы синхронизаторов 7 — 9, обеспечивают прохождение целых импульсов через элементы И 10 — 12 при подаче 10 на одни входы триггеров 2, 5 и 6 импульсов с соответствующих формирователей 1, 3 и 4 и на другие входы импульсов переноса с выходов максимального коэффициента деления делителей 13 — 15. При этом на входах делителей 13 — 15 частоты с переменным 5 коэффициентом деления получаются пачки импульсов при количестве импульсов в пачках, равном их максимальным коэффициентам деления.

Частота генератора импульсов и максимальный, коэффициент деления делителей

13 — 15 выбираются исходя из минимальной дискретности преобразования фазы из соотношения ! ти !ти !г — = 2f„, 25

Я макс 1 11макс 2Я1макс где N)srax — максимальный коэффициент деления делителей 13 — 15 с переменным коэффициентом деления.

f„— частота опорного сигнала.

Количество импульсов в пачках на вторых ЗО выходах делителей 13 — 15 определяется в соответствии с выражением для делителя частоты с переменным коэффициентом деления (двоичного умножителя) где m и mg — количество импульсов в пачках соответственно на входе и и выходе делителей 13 — 15;

К вЂ” выбранный коэффициент деления делителей 13 — 15.

К может принимать значения от 1 до К" в соответствии с кодовой комбинацией выбора коэффициента деления где п — максимальное количество разрядов делителей 3 — 15.

Сигнал (фиг. 2 е) с второго выхода делителя 13 подается на соответствующий вход коммутатора 24 и вход элемента И 26, сигналы с вторых выходов делителей 14 и 15— на суммирующие входы комбинационного сумматора 18. Сигналы с его выходов подаются на первый вход элемента ИЛИ 20 через делитель 19 частоты, а на второй— непосредственно. Результирующий сигнал (фиг. 2 и) с выхода элемента ИЛИ 20 подается на другой вход коммутатора (мультиплексора) и на первый вход элемента И 25 и представляет собой последовательность пачек отсчетных импульсов, следующих одна за другой, при частоте импульсов в пачках, равной ТО27 2К. Коммутатор обеспечивает коммутацию входных импульсов иа входы (+) или (— ) реверсивного счетчика 23 в зависимости от наличия в нем числа и состояния триггера 27, определяющего знак этого числа в соответствии с логикой, приведенной в таблице.

1256186

Из таблицы следует, что число, накапливаемое в счетчике 23, всегда в прямом коде, а знак этого числа определяется триггером 27 в момент перехода счетчика через нуль с приходом первого импульса на вход коммутатора 24. Код с выхода счетчика 23 подается на вход элемента ИЛИ 28. Элемент ИЛИ 28 обеспечивает на вторых входах элементов И 25 и 26 разрешающий потенциал только тогда, когда число в счетчике соответствует нулю и триггер 27 устанавливается в единичное (— ) или нулевое (+) состояние с приходом на первые входы элементов И 25 и 26 импульса с первого выхода делителя 13 или элемента ИЛИ 20.

Код со счетчика 23 подается на первый вход регистра 22, на второй вход которого подаются импульсы записи (фиг. 2 к) первого выхода делителя 13 частоты через одновибратор 21. При отсутствии изменения фазы измерительного сигнала относительно опорного при любом их взаимном расположении количество импульсов, поступающих через входы коммутатора 24 на суммирующий и вычитающий входы счетчика 23, одинаково.

Это условие выполняется и при изменении частоты входных сигналов (1),с и Ua), и от своих номинальных значений. Результат отсчета в счетчике 23, который записывается в регистр 22 за каждый период следования импульсов записи (фиг. 2 к), не изменяется. Если число, ранее записанное в счетчик 23, соответствует нулю, то число, записанное в регистр 22, также соответствует нулю (информация в регистр 22 записывается при подаче импульса (фиг. 2 к) с одновибратора 21, при этом ранее записанная информация в регистре автоматически стирается).

При изменении фазы измерительного сигнала относительно опорного, соответствующем отставанию фазы, например, Л р (фиг. 2 б), в сигнале этому изменению соответствует отсутствие импульсов, и через входы коммутатора 24 íà суммирующий вход счетчика 23 поступает меньшее количестно импульсов, чем на его вычитающий.

Результат отсчета, записываемый в регистр

22, соответствует изменению фазы hqр1 со знаком минус, определяемым состоянием триггера 27. При изменении фазы измерительного сигнала относительно опорного, соответствующем опережению фазы, например, Л<р (фиг. 2 б), в сигнале этому изменению фазы соответствует двойное количество импульсов, и через входы коммутатора 24 на суммирующий вход счетчика 23 поступает большее количество импульсов, чем на его вычитающий. Результат отсчета, записываемый в регистр 22, соответствует изменению фазы Л<р. со знаком плюс, определяемым состоянием триггера 27. Код с выхода регистра 22 подастся на кодовые входы делителя 36 частоты с переменным коэффициентом деления и счетчика 33.

ПРИ Bb16PBHHbIX ЗиаЧЕНИЯХ fr И 1М макс ДЕлителей 13 — 15 частоты с переменным коэффициентом деления для обеспечения работы делителя 36 частоты с переменным коэффициентом деления в режиме двоичного умножителя в соответствии с выражениями

niK па= N u nl = Ngиакс

2мдкс (тогда n2 = к, т. е. количество импульсов на выходе равно коду числа на его информационных входах), где п и пд — количество импульсов на входе и выходе делителя за отсчетный период сигнала (фиг. 2 к);

М2.-с — максимальный коэффициент деления делителя 36; к — код числа на информационных входах делителя 36.

3а отсчетный период сигнала (фиг. 2 к) количество импульсов на входе делителя 36 равно nl = — 2mn тогда N ." = 2Nlaaa или

1ти|

М2макс—

Емкости счетчика 23 регистра 22 и счетчика 33 выбираются также равными М аакс что удовлетворяет также счету количества импульсов при максимальной угловой скорости изменения фазы, определяемой как максимально допустимое изменение фазы измерительного сигнала, равной л/2 за время

Т/2 опорного сигнала, исходя из этого

О)иакс — . ПОСЛЕдОВатЕЛЬНОСтЬ HMnVJlbсов ТИ1 через второй вход элемента И 37 подается на вход делителя 36 частоты с переменным коэффициентом деления, а с его выхода — на первые входы элементов И 34 и 35 и на вычитающий вход счетчика 33.

Когда число в счетчике 33 равно нулю и уровень сигнала на его входе соответствует логическому «0», на его вычитающем выходе сигнал также соответствует уровню логического «0», который подается на первый вход элемента И 37, обеспечивая запрет прохождения импульсов на вход делителя 36 частоты. При наличии числа в счетчике 33 — . на его вычитающем выходе сигнал соответствует уровню логической «1», обеспечивая прохождение импульсов последовательности ТИ1 через элемент И 37. Код с выхода счетчика 33 поступает на кодовые входы счетчика 23. Сигнал с выхода триггера 27 поступает на вход триггера 29, сигнал с его выходов поступает на вход элемента И 35, на вход элемента И 34 и на вход триггера

31. Сигнал с выхода триггера 31 поступает на второй вход триггера 27. Таким образом, импуль ом сигнала (фиг. 2 к), поступающим с одновибратора 21 на вход регистра 22 и вход триггера 31, переписывается результат отсчета из счетчика 23 в регистр 22 и знак из триггера 29 в триггер 31, импульсом сигнала (фиг. 2 л), поступающим с одновибратора 30 на соответствующий вход счетчи1256186

7 ка 23 и вход триггера 29, переписывается число из счетчика 33 в счетчик 23 и знак из триггера 27 в триггер 29. Импульсом сигнала (фиг. 2 м), поступающим с одновибратора 32 на соответствующий вход счетчика 33 и вход триггера 27, переписывается число из регистра 22 в счетчик 33 и знак из триггера 31 в триггер 27. Импульсы (фиг. 2 к, л и м) соответственно с одновибратора 21, 30 и 32 занимают промежуток времени между импульсами ТИ1 и ТИ2, сле- 10 дуя в каждом отсчетном периоде сразу за последним отсчетным импульсом ТИ1 с первого выхода делителя 13 частоты.

При значениях f„, (— за каждый пеТИ1, Х)гм«кс

15 риод отсчета код числа, записанньгй в счетчик 33, равен количеству импульсов, поступающих на его вычитающий вход с выхода делителя 36, причем, при значениях f„( с

jти (20 (. запрещающий потенциал, подавае г «з«с мый с вычитающего выхода счетчика 33 на вход элемента И 37, обеспечивает запрет на время T„, лишних импульсов ТИ1 на вход делителя 36 частоты до смены кода на его 25 информационных входах и записи кода в счетчике 33 следующим импульсом записи (фиг. 2м). При этом код, соответствующий нулю, с выхо,ш счетчика 33 сигналом (фиг. 2л) записывается в счетчик 23 и отсчет изменения фазы следующего периода происходит относительно нуля. При значениях f„)

1т«

), код, занесенный в счетчик 33, за

«г««дкс период отсчета не успевает на время ЛТ„ быть скомпенсированным,остаток с его выхоfl3 вновь записывается в счетчик 23 сигналом (фиг. 2 л), а знак в триггер 27— сигналом (фиг. 2 м). Таким образом, в этом случае отсчет изменения фазы следующего периода происходит относительно введен- 40 ного остатка со .своим знаком и потери информации не ггроисходит.

При изменении фазы измерительного сигнала относительно опорного на величину 2л количество импульсов, выходящих с элементов И 35 или И 34, равно коду числа на информационных входах делителей 13 — 15 в соответствии с кодовой комбинацией (фиг. 2) к = 2 + 2 + 2 + .. + 2", одному выходному импульсу с этих элементов соответствует изменение фазы, равное l = 2гг/К

Таким образом, благодаря применению делителей частоты с переменным коэффициентом деления (двоичных умножителей) для формирования пачек отсчетных импульсов опорного и измерительного сигналов обеспечивается дискретность измерения фазы Х. =

= — 2гг/К, где К = 1, 2, 3, ..., 2", что по сравнению с известными устройствами позволяет получить требуемую более высокую точность.

При этом дискретность может изменяться в соответствии с требованиями к исполнительным механизмам путем простого изменения управляющего паза на входах делителей частоты с переменным коэффициентом деления.

Форму.га изобретения

Фазоимпульсный преобразователь, содержащий формирователь импульсов опорного сигнала, вход которого соединен с шиной опорного сигнала, а выход — с первым входом первого триггера, первый и второй формирователи импульсов измерительного сигнала, входы которых соединены с гпиной измерительного сигнала, а выходы — с первыми входами соответственно второго и третьего триггеров, выходы первого, второго и третьего триггеров соединены соответственно с первыми входами первого, второго и третьего синхронизаторов, выходы которых сое- динены соответственно с первыми входами первого, второго и третьего элементов И, комбинационный сумматор, первый выход которого соединен через делитель с первым входом первого элемента ИЛИ, второй вход которого соединен с вторым выходом комбинационного сумматора, второй вход первого синхронизатора соединен с вторыми входами второго и третьего элементов И и с первым выходом формирователя тактовых импульсов, вход которого соединен с выходом генератора тактовых импульсов, второй выход формирователя тактовых импульсов соединен с вторыми входами второго и третьего синхронизаторов и с вторым входом первого элемента И, коммутатор, первый вход которого соединен с выходом первого элемента ИЛИ и первым входом четвертого элемента И, второй вход -- с первым входом пятого элемента И, третий и четвертый входы соединены с выходами четвертого триггера, пятый вход соединен с выходом второго элемента ИЛИ и с вторыми входами четвертого и пятого элементов И, и выходы соединены соответственно с первым и вторым входами первого счетчика, кодовые выходы которого соединены с входа»«второго элемента ИЛИ и кодовыми входами регистра, а третий вход соединен с первым входом пятого триггера. выходом первого одновибратора и через второй одновибратор с первым входом второго счетчика v, первым входом четвертого триггера, второй и третий входы которого соединены соответственно с выходами четвертого и пятого элементов И, а четвертый вход соединен с выходом шестого триггера, первый вход которого соединен с выходом третьего одновибратора. управляюгцим входом рсгистра и входом первого одновибратора, а второй вход — с первым входом шеcтого элемента

И и первым выходом пятого триггера, вто1256186

Составитель E. Борзов.

Редактор И. Шулла Техред И. Верес Корректор М. Демчик

Заказ 4835/56 Тираж 8)6 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий! 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4 рой вход которого соединен с первым выходом четвертого триггера, а второй выход— с первым входом седьмого элемента И, второй вход которого соединен с вторым вхо. дом шестого элемента И, с вторым входом второго счетчика, выход которого соединен с первым входом восьмого элемента И, второй вход которого соединен с вторым входом второго синхронизатора, а выход через первый делитель частоты с переменным коэффициентом деления — с вторым входом второго счетчика, кодовые входы которого соединены с кодовыми выходами регистра и кодовыми входами первого делителя частоты с переменным коэффициентом деления, а кодовый выход — с кодовыми входами первого счетчика, отличающийся тем, что, с целью повышения точности, в него дополнительно введены второй, третий и четвертый делители частоты с переменным коэффициентом деления, входы которых соединены соответственно с выходами первого, второго и третьего элементов И, первый выход второго делителя частоты с переменным коэффициентом деления соединен с вторым входом коммутатора, второй выход— с вторым входом первого триггера и входом второго одновибратора, причем первые выходы третьего и четвертого делителей частоты с переменным коэффициентом деления соединены с входами комбинационного сумматора, их вторые выходы — соответственно с вторыми входами второго и третьего триггеров, а кодовые входы второго, третьего и четвертого делителей частоты с переменным коэффициентом деления соединены с соответствующими шинами выбора коэффициентов деления.