Формирователь тестов

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при тестовом контроле логических блоков. Цель изобретения - повьшение быстродействия . Рассмотрена работа формирователя тестов применительно к устройству для контроля логических блоков. Сначала вустройстве определяют входы/выходы контролируемого блока, эта информация поступает на адресные входы формирователя тестов. В зависимости от этого кода срабатывают триггеры в. казздом разряде формирователя тестов и тестовая информация поступает на контролируемый блок. Формирователь тестов может работать в режиме счетчика с переменным числом разрядов. 4 ил.

СОЮЗ СОЕЕТСНИХ

РЕСПУБЛИК (19) (И) А1 (51)4 G 06 F 11 26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ(СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЬФ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 I ) 3860318/24-24 (22) 30.01.85 (46) 23,09.86. Бюл. 1(35 (72) А.Н.Пархоменко, В.В.Голубцов, Е.Г.Ершова и В.С.Харламов (53) 681.3(088.8) (56) Авторское свидетельство СССР

У 911533, кл. G 06 .F 11/26, 1980, Авторское свидетельство СССР

У 1183969, 1984. (54) ФОРМИРОВАТЕЛЬ ТЕСТОВ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при тестовом контроле логических блоков. 11ель изобретения — повышение быстродействия. Рассмотрена работа формирова, теля тестов применительно к устрой ству для контроля логических блоков.

Сначала в-устройстве определяют входы/выходы контролируемого блока, эта информация поступает на адресные входы формирователя тестов. В зависимости от этого кода срабатывают триггеры в.каждом разряде формирователя тестов и тестовая информация поступает на контролируемый блок.

Формирователь тестов может работать в режиме счетчика с переменным числом разрядов. 4 ил.

1 12592

Изобретение относится к антоматике и вычислительной технике и может быть использовано прк тестовом контроле логических блоков °

Цель изобретения — повышение быстродействия, На фиг, 1 показана функциональная схема формирователя тестов, ка фиг. 2 — пример использования формирователя тестов при тестовом контро- !О ле логических блоков", на фиг. 3блок-схема блока управления, на фиг. 4 — временная диаграмма работы блока управления.

Устройство (фиг. 1) содержит !5 триггер 1 установки, элемент И 2 управления, триггер 3 начала формирования, элементы ИЛИ 4 и 5, разряды

6.1...,,6.п формирователя тестон, разряды содержат триггеры 7.1...,, 2б

7,п, элементы И 8.1,. ° .,8.п и 9.!...

9,п элементы ИЛИ 10.1,...,10.п, элементы ИЛИ 11.1...,,11.п, элементы И 12.1, ° ..,12.п, элементы И 13.1, ...,13,п-l, элементы ИЛИ 14.1,..., 25

14,п-l и элементы ИЛИ 15.1...,, l5,ï-1, На фиг. 2 показаны: генератор 16 тактовых импульсов, формирователь 17 тестов, контролируемый логический ЗО блок 18, блок 19 хранения эталона, разрядный блок 20 сравнекия, состоящий из разрядов 20,1,...,20.п, блок

21 памяти, состоящий из элементов

21,1,...,21.п памяти, блок 22 индикации, блоки 23.1,...,23,п определе" ния входов-выходов, ключи 24.1,..., 24,п, блок 25 управления, переключатели 26 и 27, формирователь 28 управляющих сигналов и элементы 40 . И 29,1. ..,29,п.

Формирователь управляющих сигналов (фиг. 3) содержит элементы И 30 и 31, формирователи 32 и 33 импульсов, элемент ИЛИ 34, триггер 35, счетчик 36 и дешифратор 37, Работа формирователя тестов иллюстрируется.на примере его работы в устройстве для контроля логических блоков, показанного ка фиг. 2.

Устройство работает по принципу сравнения входных и выходных сигналов двух идентичных блоков — контролируемого блока 18 и блока 19 хранения эталонов (фиг. 2). Входные сигналы поступают на схемы 20 сравнения с формирователя !7 тестов через элементы И 29, блоки 23 опреде71 2 ления входов/выходов и сранниваются с реакцией, поступающей с блока 19 хранения эталонов„ Их сравнение необходимо для обнаружения кеиспразностей н контролируемом блоке 19 типа короткого замыкания по входам.

Так, выходные сигналы поступают на блок 20 сравнения с выходных выводов контролируемого блока 18 и блока 19 хранения эталонов. Несовпадение значений выходов контролируемого блока и блока хранекия эталонов запоминаются элементами памяти блока 21 памяти и образуют вектор неисправности, характеризующий мегто неисправного элемента в контролируемом бло-. ке 18, Переключатель 26 имеет два положения: первое соответствует контролю логических блоков, нторое — контролю микросхем, В первом режиме открываются элементы И 29 и закрываются ключи 24, что обеспечивает передачу. тестовых {входных) сигналов от формирователя 17 тестов к входам контролируемого блока 18 и блока 19 хранения эталонов, Вс втором режиме элементы И 29 закрываются, но одновременно открываются ключи 24, что обеспечивает передачу входных сигналов с входов контролируемого блока 18 (микросхемы) на входы блока 19 хранения эталонов.

Первоначально все элементы 21 памяти и блоки 23 определения входоввыходон, формирователь 17 тестов, триггеры 3 и 5 и счетчик 36 устанавливаются в нулевое состояние, что соотнетствует отсутствию свечения на элементах индикации, блока 22 индикации, закрытию ключей 24, запрещению прохождения импульсов генератора тактовых импульсов на выходы формирователя 17 тестов и запрещению воздействия состояний выходов форми11рвателя 17 тестов на блоки 23 определения входон-выходов и на выводы контролируемого блока 18 и блока 19 хранения эталонов, Триггер установки устанавливается в единичное состояние, Устройство работает следующим об-. разом.

Переключателем 27 запускается формирователь 32 одиночного импульса (U на фкг. 4), который переводит в единичное состояние триггер 35. Высокий логический уровень на выходе

3 1259271 4

При состоянии счетчика 36 "100" на выходе дешифратора 37 вырабатывается управляющий импульс (О ), который поступает на вход установки формирователя 17 тестов, устанавливает в нулевое состояние триггеры 7 тех разрядов, которые соответствуют вают обходные цепи через элементы

И 8 для синхроимпульсов и через элементы И 9 — для информационных пере. носов триггера 35 (U на фиг ° 4) разреша- номерам выводов, определенных как ет прохождение импульсов от генера- входы для блока 19 хранения эталотора 16 тактовых импульсов на счетчик нов и контролируемого блока 18. Одно36 формирователя 28 управляющих сиг- временно с этим в нулевое состояние налов. устанавливается триггер 3 (начало

Дешифратор 37 вырабатывает следу- контроля) и в единичное состояние ющие управляющие сигналы (фиг. 4). триггер 1 пуска.

При состоянии счетчика 36 "000" При состоянии счетчика 36 "101" вырабатывается высокий логический на выходе дешифратора 37 вырабатывауровень на его инверсном выходе (UÄ ), 10 ется управляющий потенциал (U ), кокоторьгй разрешает при единичном сос- торый поступает на вход элемента тоянии триггера 35 поступление им- ИЛИ 15 и разрешает прохождение импульсов от генератора 16 тактовых пульсов генератора 16 тактовых имимпульсов на счетчик 36. Высокий ло- пульсов на вход синхронизации формигический уровень на инверсном выхо- 15 рователя 17 тестов, запрещая прохожде дешифратора 37 (Т-А) сохраняется дение этих же импульсов через эледо состояния счетчика 36 "10)", мент И 30 на счетный вход счетчика

При состоянии счетчика .36 001, 36. Последний останавливается, и ег на выходе дешифратора 37 вырабаты- состояние, равное "101", остается вается управляющий импульс (U ), 20 неизменным до завершения контроля

r который, поступая на входы пуска логического блока, т.е. до установки блоков определения входов-выходов, в нулевое состояние триггера 35. подключает шунтирующую цепь для фиксации выходов блока хранения этаФормирователь 17 тестов работает лонов с открытыми коллекторными вы- 25 ходами.

При состоянии. счетчика 36 "010".

После определения вхо ов

Р д е я входов и. выхсна выходе дешифратора 37 вырабатывадов блоками определения вхо овР д входов-выхоется управляющий импульс (11 ), кодов на их выходах

2-триггеров) появляются высокие или тррый поступает на вход сброса блока 30 низкие логические уровни. Высокий

22 индикации, устанавливая их в нулевое состояние, и на входы обнулелогический уровень на выхо ах ур . ходах блоков ния блоков 23 опр деления входов †выопредепения входов-выхо ов ется при фиксации вь;хода на соответходов. По этому управляющему импульсу блоками определения входов-выходов ствующем выходе блока 19 х анен

35 эталонов. Эти логические овни и происходит определение входов и выходов по выводам блока 19 хранения ступают на адресные вхо ы эталонов. Выходы контролируемого узтеля 17 тестов и че ез соответсла 18 и блока 19 хранения эталонов щие элементы ИЛИ 10 и очно отключаются от,формирователя 17 тесвают в нулевом состоянии с у о нии соответсттов, а входы подключаются к соответ40 вующие триггеры, О нов еменн ствующим выходам формирователя 17 эти логические уровни открывают- элементы И 8 и 9 для создания обходных

При состоянии счетчика 36 "011"" цепей как я синх дл нхроимпульсов, так и на выходе дешифратора 37 вырабатывадля информационных пе еносов ется управляюший импульс (О,), кото- . д а в, о

45 ряда в разряд мин я те рый поступает на входы блокировки. которые определены как выхо

Р д как выходные выблоков определения входов-выходов, воды контролир емого блока отключает шунтирующую цепь фиксака 19 х анения р ия эталонов. Низкие логические уровни сОответствую1цие ными выходами.

50 входным выводам контролируемого блока

18 и блока 19 хранения эталонов, не оказывают через элементы ИЛИ 10 влияния на соответствующие входы сбро са триггеров 7, одновременно закры5 1?

Так как на входе задания режима работы формирователя 17 тестов появJ ляется высокий логический уровень (при состоянии счетчика 36 "101 11 на фиг. 4),то элемент И 2 открывается по своему второму и третьему входам для пропускания синхроимпульсов. На третьем входе элемента И 2 присутствует . высокий логический уровень с инверсного выхода триггера 3 (начало контроля). Элементы И 12 закрыты низким логическим уровнем с прямого выхода этого же триггера 3„ Поэтому при нулевом состоянии триггера 3 формирователь тестов работает как регистр, сдвигающий импульс установки, так как цепи обратной связи инверсного выхода триггеров каждого разряда с их информационными входами (Э-входы) в этом случае разрываются закрытыми элементами И 12.

Сдвиг импульса установки производится следующим образом, При поступлении на синхровход формирователя 17 тестов импульса от генератора 16 тактовых импульсов через открытый элемент ИЛИ 15 он проходит на счетный вход триггера 7,1 и через элемент И 2 — на счетный вход триггера 1 установки, Так как на информационном входе триггера 7.1 через элементИЛИ 11 установлен высокий логический уровень прямого выхода триггера l пуска, последний устанавливается в состояние логичес кого "0" с задержкой прохождения импульса через элемент И 2, то триггер

7.1 устанавливается в единичное состояние, Это происходит в случае, если на первом разрядном адресном входе формирователя тестов присутствует низкий логический уровень, соответствующий определению данного вывода блоком определения входов-выходов как входного вывода контролируемого блока 18 и блока 19 хранения эталонов. Следующим импульсом генератора 16 тактовых импульсов триггер 1 устанавливается в нулевое состояние, так как на его информационном входе уже устанавливается уровень логического "О" с выхода триггера l пуска, а единичное состояние триггера 1 переносится в следующий триггер 7.i (1=1 и, и число входов-выходов контролируемого блока или длина тестнабора), который

59271 Ь

30

З5. кого "0". Триггер 7.1, хотя и на

50 сов равное К (где К вЂ” число вывок К дов контролируемого блока 18 и бло" ка 19 хранения эталонов, определенное как входы) установочный импульс

55 ° проходит по всем разрядам формирователя тестов, соответствующим входным выводам контролируемого блока

18 и блока 19 хранения эталонов. Так

15 имеет на соответствующем информационном входе уровень логического "0".

Рассмотрим пример обхода импуль- . сом установки разрядов формирователя тестов, определенных блоком определения входов-выходов как выводов контролируемого блока 18 и блока 19 хранения эталонов при следующих условиях: первый разряд определен бло" ком 23 как выходной вывод, а второй разряд определен как входной вывод логических блоков. В этом случае высокий логический уровень с выхода триггера 1 пуска установочного импульса поступает через открытый элемент И 9.1, элемент ИЛИ 15.1 на информационный вход триггера 7.2, а импульс от генератора 16 тактовых импульсов поступает на синхровход триггера 1, через элементы И 8. 1, ИЛИ 11.2, И 13.1, ИЛИ 14.1 — на синхровход триггера 7.2, Этот импульс устанавливает триггер 1 пуска в нулевое состояние, так как íà его информационном входе присутствует уровень постоянного логического "0"1, а на входе сброса уже отсутствует установочный импульс. Кроме того, импульс генератора тактовых импульсов устанавливает триггер 7.2 в единичное состояние, так как на его информационном входе присутствует единичный логический уровень, а на входе сброса присутствует уровень логичесего информационном входе также присутствует высокий логический уровень, в единичное состояние не переводится, так как на его входе сброса присутствует высокий логический уровень, который, поступив с блока определения входов-выходов через элемент ИЛИ 11.1, прочно удерживает триггер 7.1 в нулевом состоянии.

Второй импульс генератора тактовых"и .пульсов переводит в единичное состояние следующий разрешенный триггер 7,1 и устанавливает триггер 7.2 в нулевое состояние, Таким образом, за число импуль5

I0

40

7 12 как в остальных разрядах формирователя тестов в этот момент присутствует логический "0", то установочныи импульс, поступив на установочный вход контролируемого блока 18 и блока 19 хранения эталонов, устанавливает их внутренние элементы памяти в нулевое состояние по их нулевым информационным входам.

При поступлении от генератора тактовых импульсов K+1-ro импульса в единичное состояние переводится триггер 3, так как на его информационном входе через элемент ИЛИ 5 появляется высокий логический уровень. Высокий логический уровень с выхода триггера 3 поступает на входы элементов

И 12.1-12.п, открывая тем самым цепи обратной связи триггеров 7,1-7.п их. инверсных выходов с информационными входами, что переводит формирователь тестов в режим двоичного счетчика с переменным числом разрядов. В процессе двоичного счета участвуют только те разряды формирователя тестов, которые определены блоками определения входов-выходов как входные выводы контролируемого блока 18 и блока

19 хранения эталонов..

Рассмотрим пример работы формирователя тестов в режиме счета, когда

его первый адресный разряд определен как выходной вывод контролируемого блока, а второй и и-й адресные разряды определены как входные выводы контролируемого блока 18 и блока 19 хранения эталонов, В этом случае на первом адресном входе (фиг. 1) присутствует высокий логический уровень, а на втором и и-м адресных входах сигнал логического "0". Триггер 7.1 прочно удерживается в нулевом состоянии, а триггеры 7.2 и 7.п имеют возможность изменять свои состояния в зависимости от состояний на информационных и сиихровходах, так как на их входах сброса присутствует уровень логического "0", Поэтому первый импульс генератора тактовых импульсов устанавливает через элементы И 8.1, ИЛИ 11.2, И 13.1, ИЛИ 14.1, триггер

7.2 в единичное состояние, так как через элементы И 12,2 и ИЛИ 15.1 на его информационном входе присутствует высокий логический уровень своего же инверсного выхода. Этот первый импульс генератора тактовых

59271 8 импульсов не изменяет состояния триггера 1, так как на его входе сбросе отсутствует логическая " 1", и не проходит через закрытый эле- . мент И 8.2 на последующие разряды формирователя тестов. Второй импульс генератора тактовых импульсов через элементы И 8.1, ИЛИ 11.2, И 13.1, ИЛИ 14.1 устанавливает триггер 7.2 в нулевое состояние и по срезу его перехода с единичного состояния в нулевое через элементы ..., ИЛИ ll,ï, И 13.п, ИЛИ 14 устанавливает в единичное состояние триггер 7.п.

Конечной двоичной комбинацией формирователя тестов является комбинация "I11...1", причем число разрядов этой комбинации определено числом входов эталонного и контролируемого блоков, т.е. будет равным К.

Следующий импульс генератора тактовых импульсов устанавливает формирователь тестов в состояние "000...

0", Поэтому признаком окончания контроля логического блока на всех двоичных комбинациях формирователя тестов является переход последнего триггера ?.n формирователя тестов в нулевое состояние. Срез перехода этого триггера в нулевое состояние поступает на вход формирователя 31одиночного импульса (0 на фиг,4) °

Элемент И 31 открыт для прохождения этого положительного фронта только при состоянии счетчика 36 "101". т. е. когда произведено определение входов, и формирователь тесо тов настроен на соответствующие входы. Поэтому переходные процессы, происходящие на начальном этапе работы устройства, не оказывают влияния на блок управления. Одиночный импульс с выхода формирователя 33 устанавливает триггер 35 в нулевое состояние и тем самым счетчик 36 устанавливается в состояние "000".

Процесс контроля логического блока на всех .комбинациях формирователя тестов окончен. По свечению элементов индикации определяется вектор неисправности, характеризующий тип и место неисправного элемента логического блока. Отсутствие свечения индикаторов означает исправность контролируемого логического блока.

Элементы памяти открываются по третьим управляющим входам только после предварительного прохождения по всем

1? входным выводам установочного импульса т,е. только после установки триггера в единичное состояние. .Зтим обеспечивается предварительная установка внутренних элементов памяти контролируемого и эталонного блоков в исходное состояние °

Формула изобретения

Формирователь тестов, содержащий в каждом i-м разряде (1=1,...,n, где и - длина вектора тестового набора), триггер, превый и второй элементы И, причем прямые выходы триггеров всех разрядов являются информационными выходами формирователя тестов„ группа адресных входов которого соединена с первыми входами первых элементов И всех разрядов, вход синхронизации формирователя тестов соединен с синхровходом триггера первого разряда и вторым входом первого элемента И первого разряда, о т л и ч а.ю шийся тем, что, с целью повышения быстродействия, он содержит триггер установки, триггер начала формирования, элемент И управления, первый и второй элементы ИЛИ, а каждый разряд содержит третий элемент И, первый и второй элементы ИЛИ, каждый разряд, за исключением первого, содержит также четвертый элемент И, третий и четвертый элементы ИЛИ, причем единичный вход триггера начальной .становки соединен с входом установки формирователя тестов, с первыми входами первых элементов ИЛИ всех разрядов и входом сброса триггера начала формирования, прямой выход которого является выходом признака начала формирования формирователя тестов и соединен с первыми входами вторых элементов И всех разрядов и первыми входами третьих элементов И разрядов с второго по и-й, вторые входы вторых элементов И всех разрядов "оединены с инверсными входами триггеров соответствующих разрядов, выходы первых элементов И всех разрядов, кроме первого, соединены с первыми входами вторых элементов ИЛИ разрядов с второго по и-й, выход первого элемента

И n-ro разряда соединен с первым входом первого элемента ИЛИ, выход которого является выходом признака

59271 1О конца формирования тестов формирователя тестов, выходы первых элементов

ИЛИ всех разрядов соединены с вхо15

55 дами сброса триггеров одноименных разрядов, прямые выходы которых, за исключением выхода триггера n-ro разряда, соединены с вторыми входами вторых элементов ИЛИ разрядов с вто-, рого по п-й соответственно и с первыми входами третьих элементов ИЛИ разрядов с второго по и-й соответственно, прямой выход триггера n — ro разряда соединен с вторым входом первого элемента ИЛИ и первым входом второго элемента ИЛИ, выход которого соединен с информационным входом триггера начала формирования, инверсный выход которого соединен с первым входом элемента И управления, второй вход которого является входом задания режимов pRhoTbI формирователя тестов, выход элемента И управления соединен с первыми входами третьих элементов ИЛИ разрядов с второго по и-й, с входами синхронизации триггера начала формирования и триггера установки, информационный вход которого подключен к шине нулевого потенциала формирователя тестов, первые входы четвертых элементов И разрядов с второго по и-й соединены с соответствующими входами адресной группы входов формирователя тестов и вторыми входами первых элементов ИЛИ одноименных разрядов, вторые входы четвертых элементов И разрядов с второго по и-й соединены с выходами третьих элементов ИЛИ одноименных разрядов и информационными входами триггеров одноименных разрядов, второй вход третьего элемента И первого разряда соединeí с прямым выходом триггера установки и с первым входом второго элемента ИЛИ первого разряда, второй вход которого соединен с выходом второго элемента И первого разряда, выход второго элемента ИЛИ первого разряда соединен с информационным входом триггера первого разряда,, выходы третьих элементов И всех разрядов, за исключением и-го„ соединены с вторыми входами третьих элементов ИЛИ с второго разряда по и-й соответственно, выход третьего элемента И и-го разряда соединен с вторым входом второго элемента И ТИ, выходы первых элементов ИЛИ всех разрядов соединены с входами сброса

1259 триггеров одноименных разрядов, выходы третьих элементов ИЛИ всех разрядов, кроме первого, соединены с входами синхронизации триггеров разрядов с второго по и-й соответственно и с вторыми входами первых weментов И разрядов с второго по п-й, выходы вторых элементов ИЛИ всех разрядов, за исключением первого, соединены с вторыми входами третьих 10 элементов И разрядов с второго по

271 12 п-й, выходы четвертых элементов И разрядов с второго по и-й соединены с вторыми входами третьих элементов

ИЛИ одноименных разрядов, третий вход элемента И упоавления соединен с входом синхронизации устройства, выходы вторых элементов И разрядов с второго по и-й соединены с третьими входами третьих элементов ИЛИ одноименных разрядов.

Дсг 1!

259271

Коне в а

Oaves

МШ, Я„"д

Ап

Фиг.д

Составитель А.Сиротская

РедактоР Н.Яцола ТехРед H.Попович КорректоР Г Решетник

Заказ 5123/47 Тираж,671 Подписное

ВНИИГП1 Государственного комитета СССР по делам изобретений и открытий

113П35, Москва, Ж-35, Раутская наб,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4

Формирователь тестов Формирователь тестов Формирователь тестов Формирователь тестов Формирователь тестов Формирователь тестов Формирователь тестов Формирователь тестов 

 

Похожие патенты:

Изобретение относится к области автоматики .и

Изобретение относится к автоматике и вычислительной технике и может быть использовано при контроле микросхем

Изобретение относится к области автоматики и вычислительной техники: к устройствам контроля работоспособности и поиска дефектов дискретных узлов и блоков

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для контроля цифровых и логических схем

Изобретение относится к вычислительной технике

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для тестового контроля логических блоков

Изобретение относится к вычислительной технике и может, быть использовано при диагностике цифровых блоков

Изобретение относится к вычислительной технике и может быть использовано для контроля обмена информацией между источником информации и устройствами обработки

Изобретение относится к цифровой вычислительной технике, в частности к средствам автоматизации контроля и поиска неисправностей в устройствах с дискретным характером функционирования, и может быть использовано в автоматизированных комплексах отладки и ремонта цифровых устройств

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля работоспособности цифровых блоков и схем, поиска и локализации в них неисправностей как в процессе регулировки, так и в процессе эксплуатации

Изобретение относится к системам управления телевидением и радиовещанием

Изобретение относится к цифровой вычислительной технике и может быть использовано в автоматизированных системах для контроля ЭВМ

Изобретение относится к области электрорадиотехники и может быть использовано для проверки функционирования DVD плеера

Изобретение относится к способу и системе отладки многоядерной системы с возможностями синхронной остановки и синхронного возобновления

Изобретение относится к области автоматики и цифровой вычислительной техники

Изобретение относится к испытательной технике и может быть использовано для диагностики функционирования микросхем оперативной памяти во всех отраслях микроэлектроники и радиотехники

Изобретение относится к средствам построения модели состояния технического объекта

 

Наверх