Устройство сопряжения с памятью

 

Изобретение относится к области вычислительной техники и может быть использовано; например, в микроЭВМ. Целью изобретения является повышение быстродействия. Устройство содержит два блока прямого доступа в память, дешифратор, регистр, постоянную память , шинный формирователь, сдвиговый регистр, группу триггеров, группу элементов И, элемент И-НЕ, элемент ИЛИ-НЕ, три элемента И, два элемента ИЛИ. 1 табл., 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3848629/24-24 (22) 29,01.85 (46) 07.10.86.Бюл. Ь 37 (71) Львовский ордена Ленина политехнический институт им.Ленинского комсомола (72) О.П.Козевич и С.П.Тюлькин (53) 681.325 (088.8) (56) Патент США 11 4245305, кл. G 06 F 13/00, 1981.

Контроллер прямого доступа в память ОСТ 11 348.917-82.

„.SUÄÄ 1262515 А1 (51)4 С 06 F 13 28 (54) УСТРОЙСТВО СОПРЯЖЕНИЯ С ПАМЯТЬЮ (57) Изобретение относится к области вычислительной техники и может быть использовано; например, в микроЭВМ.

Целью изобретения является повышение быстродействия. Устройство содержит два блока прямого доступа в память, дешифратор, регистр, постоянную память, шинный формирователь, сдвиго- вый регистр, группу триггеров, группу элементов И, элемент И-НЕ, элемент ИЛИ-НЕ, три элемента И, два элемента ИЛИ. 1 табл., l ил.

1 12625

Изобретение относится к области вычислительной техники и может быть использовано, в частности, в микроЭВМ.

Цель изобретения — повышение быстродействия.

На чертеже представлена блок-схема четырехканального устройства для прямого доступа в память, работающего по программе, хранящейся в памяти. 10

Устройство содержит группу элементов И 1, элемент И 2, элемент И З,первый блок 4 прямого доступа в память, узел 5 формирования запросов каналов, состоящий из сдвигового регистра 6, группу 7 триггеров,элемент а И-НЕ 8, узел 9 формирования адреса регистра, состоящий из постоянной памяти 10 и шинного формирователя 11, дешифратор

12, элемент ИЛИ-ИЕ 13, элемент ИЛИ !4, щ регистр 15, второй блок !6 прямого доступа в память, элемент KIH !7,сис" темную шину 18, входы и выходы 19-43, элемент И 44.

Блоки 4 и 16 выполне««ы на больших 25 интегральных схемах (БИС) КР580ВТ57.

РабоТу устройства рассмотрим на примере работы О-го канала прямого доступа в память.

Перед началом работы после прихо- З0 да сигнала "C6poc" центральный про- цессор должен настроить первый блок

4 прямого доступа в память на работу в режиме без остановки по концу счета, а в его регистры адреса и счета записывается адрес и количество байт для первого передаваемого блока данных. Второй блок прямого доступа в память 16 настраивается на работу в режиме с остановкой по концу счета, а в его регистры адреса и счета записывается адрес таблицы передаваемых блоков и количество строк в этой таблице. Первый блок 4 прямого доступа в память 4 после передачи 45 очередного блока данных выдает сигнал на выходе 28 конец счета. Этот сигнал совместно с сигналом на выходе 27 подтверждение запроса канала 0 устанавливает триггер 0-го канала группы триггеров 7. Установка триггера 0-ro канала группы триггеров 7 запрещает поступление сигналов на входах 19 запросов канала 0 через элемент И группы и подает сигнал

55 на выходе 33 запрос канала О на второй блок 16 прямого доступа в память. После окончания текущего цикла

15 2 прямого досту«та в память первый блок

4 прямого доступа в память снимает сигнал на выходе 30 разрешение адреса, что разрешает поступление сигнала с входа 20 подтверждение захвата через элемент И 44 на второй блок 16 прямого доступа в память. Поступление на второй блок 16 прямого доступа в память сигнала с выхода 37 подтвеждепие захвата инициирует четыре цикла прямого доступа в память, при которых блок 16 прямого доступа в память записывает два управляющих шестнадцатиразрядных слова в блок 4 прямого доступа в память. Сигнал на входе 32 адреса регистра первого блока 4 прямого доступа в память вырабатывается постоянной памятью 10 по сигналу на выходе 39 подтверждение канала 0 совместно с выходом сдвигового регистра 6. По сигналу на выходе 39 подтверждение запроса канала 0 значение 3-ro разряда сдвигового регистра 6 записывается в триггер 0-го канала группы триггеров 7, что обеспечивает осуществление четырех циклов прямого доступа в память 0-ым каналом второго блока прямого доступа в память. Сигнал на входе 26 выбор микросхемы первого блока 4 прямого доступа в память вырабатывается элементом И 3 по сигналу на выходе 41 разрешение адреса второго блока 16 прямого доступа в память.

Окончание работы 0-ro канала устройства прямого доступа в память осуществляется по сигналу на выходе 28 конец счета первого блока 4 прямого доступа в память, который устанавливает триггер 0-ro канала группы триггеров 7, что запрещает поступление сигналов на входе 19 запросов 0-го канала первого блока 4 прямого доступа в память 4, а 0-ой канал второго блока 16 прямого доступа в память останавливается по концу счета, т.е. триггер 0-ro канала группы триггеров 7 будет утверждаться в установленном состоянии.

Блок прямого доступа в память (1ЩП) обычно осуществляет управление передачей данных между внешним устройством и памятью. Он вырабатывает управляющие сигналы, обеспечивающие выполнение этого обмена. Блок данных либо читается из порта внешнего устройства и пишется в ОЗУ, либо чи1262515

Продолжение таблицы

Младший байт адреса блока I

Старший байт адреса блока 2

2 бита

6 старших.бит счетчика блока 2 режима работы

Младший байт адреса блока 1

Старший байт адреса блока 1

55

2 бита режима работы

Старшие 6 бит счетчика блока блока 1

3 тается из ЗУ и пишется во внешнее устройство.

Программирование блока ПДП KP

58ОВТ57 обычно осуществляется микропроцессором, При этом он должен записать в регистры адреса и счетчика соответствующего канала два 16-разрядных слова (побайтно) и затем за-. писать в регистр управления байт для настройки микросхемы на соответствую-10 щий режим работы, В данном устройстве прямого доступа в память установлена вторая (управляющая) БИС блока ПДП для автоматического программирования первой (передающей) БИС блока ПДП.

Передающая БИС блока ПДП работает в традиционном режиме обмена блоками информации между ОЗУ и портом внешнего устройства. Управляющая БИС блока 2ц

ПДП ищет информацию из ОЗУ в передающую БИС блока ПДП, являющуюся для нее внешним устройством.

Передающая БИС блока ПДП после обмена блоком информации (адрес и длина25 которого записаны в ее регистрах) выдает сигнал конец счета, по которому управляющая БИС блока ПДП записывает в регистры передающей БИС два 16-разрядных слова: адрес и длину следующе-Зо го блока информации.

Передающая БИС блока ПДП должна настраиваться в режим работы без остановки по концу счета, а управляющая БИС вЂ” на запись из ОЗУ в регист35 .ры передающей БИС блока ПДП с остановкой по концу счета.

Для работы устройства прямого доступа в память в ОЗУ создается программа работы (адрес начала программы 4О и количество байт в программе) в виде, приведенном в таблице.

Младший байт счетчика блока 1

Младший байт счетчика блока 2

В начале работы (при первом программировании канала устройства прямого доступа в память) центральный процессор записывает в передающую БИС адрес и длину первого информационного блока, которым должны обменяться

ОЗУ и внешнее устройство.

В управляющую БИС записывается адрес и длина программы работы канала устройства.

При записи байта в регистр управления передающей БИС ее канал настраивается на работу в режиме беэ остановки по концу счета, так как по сигналу конец счета управляющая БИС успевает записать в регистры адреса и счета адрес и длину следующего информационного блока, т.е. настраивает ее на дальнейшую работу.

При записи байта в регистр управления управляющей БИС ее канал настраивается на работу в режиме с остановкой по концу счета, так как после исчерпания программы работы канала передающей БИС вго необходимо остановить

Остановка канала устройства пря; мого доступа в память описана.

Для программирования работы канала устройства прямого доступа на дальнейшую работу центральный процессор должен записать в управляющую

БИС адрес и длину следующей программы работы канала и записать в регистр управления управляющей БИС байт режима с остановкой канала по концу счета.

S 12625

Программирование остальных трех каналов устройства и их работа осуществляется аналогично работе О-го канала.

Построение устройства прямого доступа в память на двух БИС программируемого контроллера прямого доступа в память позволяет повысить его быстродействие. При такой схеме построения устройства при частоте тактовых импульсов 2 МГц загрузка управляющих слов осуществляется за 8 мкс, а при построении схемы на одной БИС загрузка управляющих слов центральным процессором КР580ИК80 даже при наложении адресов регистров БИС программируемого контроллера прямого доступа в память на память осуществляется минимум за 16,5 мкс. Таким образом быстродействие предлагаемого устройства вьпле, чем известного, в 2 раза.

Кроме того, загрузка управляющих слов в блок прямого доступа в память из памяти позволяет устройству прямого доступа в память осуществлять некоторое время сложные операции по . пересылке данных между внешними устройствами и памятью без вмешательства центрального процессора.

30 формулаизобретения

Устройство сопряжения с памятью, содержащее первый блок прямого доступа в память, дешифратор, регистр, 35 причем входы готовности, чтения ввора/âûâîäà, записи ввода/вывода, чтения из памяти, записи в память. первого блока прямого доступа в память подключены к группе управляющих 4р выходов центрального процессора, группа информационных входов — выходов первого блока прямого доступа в память соединена с группой информационных входов — выходов регистра и под- 45 ключена к группе информационных выходов центрального процессора, группа адресных выходов первого блока прямого доступа в память соединена с группой информационных входов дешифратора, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в него введены второй блок прямого доступа в память, группа триггеров, сдвиговый регистр, постоянная память, шинный формирователь, три элемента И, два элемента ИЛИ, элемент Ц-НЕ, элемент ИЛИ-НЕ, группа элементов И, причем первые входы эле15 б менто» И группы подключенаl к выходам запроса канала внешних устройств, первые входы первого и второго элементов И подключены к выходу подтверждения захвата центрального процессора, выход первого элемента И1П1 подключен к входу запроса захвата центрального процессора, входы готовности, чтения ввода/вывода, записи ввода/вывода, чтения из памяти, эаписи в память второго блока прямого доступа в память подключены к группе управляющих выходов центрального процессора, группа информационных входов — выходов второго блока прямого доступа в память подключена к группе информационных выходов центрального процессора и соединена с группой информационных входов — выходов регистра, при этом группа адресных выходов второго блока прямого доступа в память соединена с группой инфсрмационных входов шинного формирователя, группа информационных входов — выходов которого соединена с группой адресных входов — выходов первого блока прямого доступа в память и с группой информационных выходов постоянной памяти, группа адресных входов которой соединена с группой выходов подтверждения запроса канала второго блока прямого доступа в память, с входами разрешения триггеров группы и с группой входов элемента И-НЕ,выход которого соединен со сдвиговым входом сдвигавого регистра, первый выход которого соединен с адресным входом постоянной памяти, вход чтения которой соединен с выходом разрешения чтения адреса второго блока прямого доступа в память, с входом выборки шинного формирователя, с первым входом элемента ИЛИ-НЕ, с первым входом третьего элемента И и с вторым входом первого элемента И, выход которого соединен с входом подтверждения захвата первого блока прямого доступа в память, вход выборки которого соединен с выходом третьего элемента И, второй вход которого соединен с первым выходом дешифратора, второй выход которого соединен с входом выборки второго блока прямого доступа в память, вход подтверждения захвата которого соединен с выходом второго элемента И, второй вход которого соединен с входом выбора направления передачи шинного формирователя, с выходом разрешения чтения адреса

Составитель С. Пестмал

Техред

Редактор С.Патрушева

Корректор А.Тяско

Заказ 5430/48

Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-. И, Раушская наб., д.4/5

Подписное

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4

7 12 первого блока прямого доступа в память и с вторым входом элемента ИЛИ-НЕ, выход которого соединен с разрешающим входом дешифратора и с входом разрешения записи регистра,синхровход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом строба адреса второго блока прямого доступа в память, выход запроса захвата которого соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом запроса захвата первого блока прямого доступа в память, группа входов запроса канала которого соединена с выходами элемен62515 8 тов И группы, вторые входы которых соединены с группой входов запроса канала второго блока прямого доступа в память и с выходами триггеров груп,пы, нулевые входы которых соединены с группой выходов подтверждения запроса канала первого блока прямого доступа в память, выход конца счета байтов которого соединен с синхровхода1О ми триггеров группы, информационные входы которых соединены с вторым выходом сдвигового регистра, выход строба адреса первого блока прямого доступа в память соединен с вто1 рым входом второго элемента

ИЛИ.