Микропрограммное устройство управления

 

Изобретение относится к вычислительной технике. Цель изобретения - повышение быстродействия. Микропрограммное устройство управления содержит первую и вторую память, блок местного управления, регистр адреса, буферный регистр адреса, шифратор, первый и второй дешифра-торы , два блока регистровi блок у ловий формирования адресов, коммутатор , триггер выбора памяти, блок элементов 2И-ИЛИ, элемент И-ИЛИ, схе мы сравнения, регистры сравнения, триггер адресации памяти, триггер микропрограммной установки зсжы адресации , триггер аппаратной установки зоны адресации, первый и второй элементы ИЛИ, триггер адресации регистров, триггер возврата, триггер режима, элемент ИЛИ-НЕ и (Л блок элементов ИЛИ. 1 з.п.ф-лы, 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4172 А1 (19) (11) (5D 4 G 06 F 9/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3723911/24-24 (22) 11.04.84 (46) 15.10.86. Бкл. У 38 (72) А.Я.Костинский, В.А.Безруков и А.Г.Рымарчук (53) 681.321 (088.8) (56) Авторское свидетельство СССР.

Ф 760099, кл. G 06 Р 9/22, 1976.

Патент США У 3643221, кл. G 06 F 9/22, 1970.

Авторское свидетельство СССР

Ф 763898, кл. G 06 F 9/22, 1976. (54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ (57) Изобретение относится к вычислительной технике. Цель изобретения — повышение быстродействия. Микропрограммное устройство управления содержит первую и вторую память, блок местного управления, регистр адреса, буферный регистр адреса, шифратор, первый и второй дешифра-. торы, два блока регистров, блок условий формирования адресов, коммутатор, триггер выбора памяти, блок элементов 2И-ИЛИ, элемент И-ИЛИ, схемы сравнения, регистры сравнения, триггер адресации памяти, триггер микропрограммной установки зоны адресации, триггер аппаратной установки зоны адресации, первый и второй элементы ИЛИ, триггер адресации регистров, триггер возврата, триггер режима, элемент ИЛИ-НЕ и блок элементов ИЛИ. 1 з ° п.ф-лы, 4 ил.

I 264172

Изобретение относится к вычислительной технике и может быть исполь.зовано при построении микропрограммных процессоров.

Цель изобретения — повышение быстродействия.

На фиг.! изображена схема микропрограммного устройства управления; на фиг.2 — блок местного управления;

IÎ на фиг. 3 — блок обработки условии формирования адреса; на фиг.4 — алгоритм работы устройства.

Микропрограммное устройство управления (фиг ° 1) содержит первую память I, вторую память 2, блок 3

t5 местного управления, регистр 4 адреса, триггер 5 выбора памяти, первый блок 6 регистров, второй блок 7 регистров, коммутатор 8, блок элементов 2И-ИЛИ 9, элемент И-ИЛИ 10, бу20 ферный регистр 11 адреса, группу схем 12 сравнения, группу регистров

13,сравнения, триггер 14 адресации памяти, триггер 15 микропрограммной

25 установки зоны адресации, триггер

16 аппаратной установки зоны адресации, первый элемент ИЛИ 17, второй элемент ИЛИ 18, триггер 19 адресации регистров, блок 20 обработки условий формирования адреса, первый де30 шифратор 21, второй дешифратор 22, триггер 23 возврата, триггер 24 режима, элемент ИЛИ-HF. 25, шифратор ?6, вход 27 кода команды, вход 28 кода запрета на управление, вход 29 синх- З5 ронизации, блок 30 элементов ИЛИ и выход 31

Блок местного управления (фиг.2) содержит входной регистр 32, первый коммутатор 33, выходной регистр 34, 40 второй коммутатор 35. регистр 36 микрокоманд, первый дешифратор 37, третий коммутатор 38, блок 39 элементов

4И-ИЛИ, триггер 40, регистр 41 кода команд, второй дешифратор 42, второй 45 элемент И 43, регистр 44 адреса ловушки, шифратор 45 адреса, регистр

46 запроса, узел 47 элементов 2ИИЛИ, регистр 48 признаков, первый элемент И 49. SG

Блок обработки условий формирования адреса (фиг.3) содержит первый регистр 50, арифметико-логический узел 51, второй регистр 52, коммутатор 53, дешифратор 54 операции, де- 55 шифратор 55 нуля и третий регистр 56.

Первая и вторая памяти и 2 предназначены для хранения микрокоманд.

Во второй памяти 2 микрокоманды находятся по фиксированным адресам, присвоенным этим микрокомандам на этапе трансляции. В первой памяти 1 микрокоманды могут располагаться как по фиксированным адресам, присвоенным этим микрокомандам на этапе трансляции, так и по произвольным адресам, задаваемым при загрузке этих микрокоманд в первую память 1.

Блок 3 выполняет следующие функции: осуществляет выборку микрокоманды иэ памяти 1 и 2; формирует адрес следующей микрокоманды по содержимому адресной части текущей микрокоманды; организует микропрограммное прерывание (ловушку); формирует адрес первой микрокоманды, начинающей микропрограмму выполнения операции; управляет адресацией регистров, входящих в блок 6 регистров и блок 7 регистров; управляет передачей данных в регистры; устанавливает режим адресации и устройстве. Устройство работает следующим образом.

Микрокоманды из адресуемой памяти I или 2 через выходной регистр 34 заносятся в регистр 36 микрокоманд, Из памяти считываются одновременно две микрокоманды. Выборку нужной микрокоманды определяют узел 47, элемент 2И-ИЛИ. Fro выход определяется кодом текущей микрокоманды, а также состоянием соответствующих разрядов регистра 48 признаков или выходом коммутатора 38. Коммутатор

38 предназначен для формирования условия выборки следующей микрокоманды по состоянию какого-либо разряда регистра, адресованного в качестве источника перехода в текущей микрокоманде. Коммутатор 38 выделяет из слова, считанного в блок 20 обработки, бит, определяющий условие перехода. ормирование адреса следующей микрокоманды по содержимому адресной части текущей микрокоманды осуществляется посредством блока 39 элементов 4И-ИЛИ. При этом биты, составляющие адрес микрокоманды„ поступают на элементы 4И-ИЛИ с выхода регистра 36 микрокоманд.

Адрес следующей микрокоманды может быть полностью задан регистром из блока 6 регистров или из блока

В зтом случае адрес следующей микро-!

264)73

25 команды на блок 39 элементов 4И-ИЛИ поступает из блока 20 обработки, куда считывается регистр, содержащий. адрес.

Адрес микрокоманды, начинающей микропрограмму выполнения какой-либо операции, формируется блоком 39 элемента 4И-ИЛИ по содержимому регистра 41 кода команд по правилу

СХХО, где ХХ вЂ” код команды иэ регистf0 ра 41 кода команд. Код команды в регистр 41 кода команд заносится по входу 27 из внешней памяти. Всеми условиями формирования адреса управляет первый дешифратор 37.

)")икропрограммное прерывание (ловушка) возникает при поступлении по входу 28 сигнала в регистр 46 запросов. В ловушке адрес первой микрокоманды формируется аппаратно в зависимости от типа запроса, поступающего в регистр 46 запросов. Адрес ловушки поступает на блок 39 элементов 4И-ИЛИ с выхода регистра 44 адреса ловушки. При этом все другие условия формирования адреса блокируются. Блокировку осуществляет триггер 40. Адрес ловушки формируется узлом 45 формирования адреса, который представляет собой набор элементов И-ИЛИ.

Второй коммутатор 35 управляет передачей данных в блок 6 регистров, блок 7 регистров и в регистры 13 сравнения. Он передает на их инфор — 35 мационные входы данные, поступающие по входу 27, а также данные из выходного регистра 34 или из блока 20 обработки.

Первый коммутатор 33 управляет 40 передачей данных во входной регистр

32 ° В память данные могут передаваться иэ внешней памяти или из какоголибо регистра блока 6 или 7. Из внешней памяти данные поступают по входу 45

27 и записываются во входной регистр

32 двойным словом (8 байтов) . Данные из регистра блока 6 или 7 поступают через соответствующий вход блока 3 местного управления, Разрядность — 4 5О байта. Оставшиеся четыре байта пос-: тупают иэ выходного регистра 34.

Передачу данных во входной регистр 32 определяет содержимое регистра 36 микрокоманд. Элемент И 49 55 . предназначен для формирования импульса записи данных в память. Регистр 4 адреса содержит адрес памяти. Триггер 5 выбора памяти определяет память. к которой осуществляется обращение. Изменение состояния триггера 5 выбора памяти может осуществляться в следующих случаях: микропрограммно; по состоянию триггера 24 режима; при установке адреса микрокоманды по содержимому регистра блока 6 ипи 7.

Выбором условия установки триггера 5 выбора памяти управляет элемент ИИЛИ 10.

Триггер 24 режима задает режим произвольной адресации первой памяти 1. Установка триггера 24 режима в "1" осуществляется по коду команды, занесенному в регистр 41 кода команды, через второй дешифратор 42.

Кроме того, установка в "1" возможна при установке адреса микрокоманды по содержимому регистра блока 6 или

7. Эта установка определяется вторым . дешифратором 22.

Если задан режим произвольной адресации первой памяти 1, то старшие четыре разряда адреса претерпевают преобразование. Вместо этих разрядов в регистре 4 адреса через блок элементов 2И-ИЛИ 9 подается выход шифратора 26. Шифратор 26 формирует адрес в случае наличия сигнала на выходе одной из схем )2 сравнения. Схемы 12 сравнения сравнивают четыре старших разряда адреса, заданных в микрокоманде, с четырьмя разрядами, хранящимися в регистрах !3 сравнения. В случае несовпадения четырех разрядов с содержимым регистров 13 сравнения элемент ИЛИ-НЕ 25 выдает запрос на ловушку.

Блок 6 регистров представляет собой набор рабочих регистров каналов ввода-вывода. Используя эти регистры, а также блок 20 обработки, выполняются микропрограммы,поддер живающие ввод-вывод.

Блок 7 регистров представляет собой набор рабочих регистров процессора. Используя эти регистры, а также блок 20 обработки выполняются микропрограммы процессора. Передачей соответствукщего блока регистров на вход блока 20 обработки управляет коммутатор 8.

Блок 20 обработки предназначен для реализации следующих функций: выполнение арифметического или логического действия над операциями, считанными в первый регистр 50 и

3 )2641 второй регистр 52; формирование признаков, определяющих результат выполнения элементарной операции арифметико-логическим узлом 51, Арифметико-логический узел 51 является стандартным элементом реализованным на базе серийно выпускаемых БИС, таких, как 500ИП181. Набор его функций определяется этой микросхемой. 1О

Дешифратор 54 задает операцию для арифметико-логического узла 51, третий регистр 56 является выходным для блока 20 обработки.

Коммутатором 8 через элемент ИЛИ

17 управляет триггер 15 микропрограммной установки зоны адресации, триггер 16 аппаратной установки зоны адресации, триггер 23 возврата.

Триггер 15 микропрограммной ус- 20 тановки зоны адресации устанавливается в соответствующее состояние первым дешифратором 37. Его единичное состояние определяет передачу в блок

20 обработки информации из блока 6 регистров.

Триггер !6 аппаратной установки эоны адресации устанавливается в

"1" в случае возникновения ловушки от каналов ввода-вывода. При этом ЗО микропрограмма канальной ловушки выполняется на рабочих регистрах блока 6 регистров.

Триггер 23 возврата устанавливается при установке адреса микрокоманды по содержимому регистра блока 6 или 7. Установка этого триггера определяется первым дешифратором 21.

Буферный регистр 11 адреса, триг- щб

rep 19 адресации регистров и триггер 14 адресации памяти предназначены для хранения адреса памяти и Эоны адресации, которые были на момент возникновения ловушки. Их сос- 45 тояние считывается в ловушке в один из регистров. Если это канальная ло вушка, то считывание осуществляется в блок 6 регистров. Если это ловушка процессорная, считывание осу- 50 ществляется в блок 7 регистров.

Элемент ИЛИ 18 подает на вход триггера 19 адресации регистров состояние триггеров, определяющих зону адресации, или состояние триггера 55

24 режима, Микропрограммное устройство управления имеет следующие четыре режима

72 адресации, которым соответствуют состояния триггера 19 адресации регистров (Т 19) и триггера 14 адресации управляющий памяти (Т14): адресуются вторая память 2 и блок 7 регистров (TI9 и Т14 = 00); адресуются вторая память 2 и блок 6 регистров(Т19 и Т14 = 10); адресуются первая память I и блок 7 регистров, причем микрокоманды в этой памяти располагаютс". по фиксированным адресам (Т19 и Т14 = 01); адресуются первая память I и блок ? регистров, причем микрокоманды расположены по произвольным адресам (T19 и Т14 = 11) .

Состояние Т19 и TI4 является неизменным до момента, когда возникают микропрограммные или аппаратные условия, изменяющие режим адресации. Такими условиями являются: выборка микрокоманды,изменяющей режим адресации, который был задан; возникновение микропрограммного прерывания (ловушки); завершение ловушки;

Йа фиг.4 1гриведен алгоритм изменения условия адресации в устройстве. В исходном состоянии микрокоманды выбираются из второй памяти 2, а в качестве рабочих используются регистры блока 7 регистров { этому состоянию устройства соответствует состояние триггеров Т19 и Т14 = ОО) .

Состояние не изменяется до тех пор, пока не возникает микрокоманда, изменяющая режим адресации, либо пока не возникает ловушка. В случае микропрограммного изменения режима адресации в триггерах 19 и 14 запоминается новое состояние устройства. В случае ловушки текущий адрес микрокоманды, а также состояние триггеров Т19 и Т!4 запоминаются в регистре возврата. Регистр возврата находится в блоке 6 регистров, если ловушка возникает от каналов вводавывода. В противном случае регистр возврата находится в блоке 7 регистров. После завершения ловушки последняя ее микрокоманда восстанавливает адрес очередной микрокоманды прерванной микропрограммы, а также режим адресации, бывший в "устройстве на момент возникновения ловушки.

Если в устройстве задается режюл адресации, соответствующий состоянию триггеров Т19, T14 = 11, то перед выборкой каждой микрокоманды

l264l72 проверяется наличие первой памяти 1.

Если содержимое одного из регистров

13 сравнения не совпадает с че,тырьмя старшими разрядами адреса мик рокоманды, возникает ловушка. Эта 5 ловушка запоминает адрес этой микрокоманды, а также состояние триггеров Т19, Т14 = ll и устанавливает устройство в состояние Т19, TI4 = 00.

В ловушке в свободный регистр 13 сравнения загружается адрес этой микрокоманды. В первую память 1 загружается группа микрокоманд, старшие четыре разряда адреса которых совладают с содержимым регистра 13 <5 сравнения. Иикрокоманды загружаются из оперативной памяти. Последней микрокомандой ловушки восстанавливается адрес прерванной микрокоманды, а также режим, соответствующий Т19, 20

Т14 = 11. Адрес очередной микрокоманды вновь сравнивается с содержимым регистров 13 сравнения, но теперь шифратор 26 выдает номер регистра, в котором произошло сравнение.

Этот номер заносится в регистр 4 адреса и является адресом очередной микрокоманды, Все режимы адресации устройства микропрограммного управления завер- 30 шаются переходом в состояние, соответствующее Т19,T14 = 00.

Формула изобретения

l. Микропрограммное устройство управления, содержащее первую и вторую память, регистр адреса, буферный регистр адреса, шифратор, первый и второй дешифраторы, два блока регистров, блок элементов ИЛИ, блок обработки условий формирования адреса и блок местного управления, содержащий входной регистр, выходной регистр, два элемента И, регистр 45 признаков, три коммутатора, регистр кода команд, регистр микрокоманд, первый и второй управляющие дешифраторы, шифратор адреса, узел элементов 2И-ИЛИ и узел элементов 4И-ИЛИ, причем адресные входы первой и второй памяти соединены с выходом регистра адреса, вход синхронизации устройства соединен с синхровходами блока обработки условий формирования;55 . адреса, первого и второго блоков регистров регистра адреса1 буферного регистра адреса, регистра признаков входного и выходного регистров, регистра кода команд и .регистра микрокоманд, стробирующим входом второго управляющего дешифратора и с первыми входами первого и второго элементов И, вход кода команды устройства соединен с первыми йнформационными входами первого и второго коммутаторов и информационным входом регистра кода команд, входы записи и информационные входы первой и второй памяти соединены соответственно с выходом первого элемента И и выходом входного регистра, информационный вход которого соединен .е выходом первого коммутатора, второй информационный вход которого соединен с первым информационным входом третьего коммутатора и с первым информационным входом блока обработки условий формирования адреса, управляющий вход третьего коммутатора соединен с управляющим входом первого коммутатора, с выходом поля местного управления регистра микрокоманд и входом первого управляющего дешифратора, первый, второй и третий выходы которого соединены соответствено .с первыми входами первой, второй и третьей групп узла элементов

4И вЂ И, первый выход которого соединен со старшими разрядами информационного входа буферного регистра адреса, младшие разряды Информационного входа которого соединены с младшими разрядами информационного входа регистра адреса, с вторым выходом узла элементов 4И-ИЛИ, с выходом узла элементов 2И-ИЛИ и с первым информационным входом регистра микрокоманд, выход поля адреса которого соединен с вторым входом первой группы узла элементов 4И-ИЛИ, второй вход второй группы которого соединен с выходом регистра кода команд и с информационным входом второго управляющего дешифратора, второй вход третьей группы узла элементов

4И-ИЛИ соединен с вторым информационным выходом блока обработки условий формирования адреса, с информационным входом первого дешифратора и с входом второго дешифратора,,четвертый и пятый выходы первого уя равляющего дешифратора соединены соответственно с первым входом первой и второй групп узла элементов 2И-ИЛИ

1264172

40 вторые входы первой и второй групп которого соединены соответственно с выходами третьего коммутатора и ре-,гистра признаков, информационный вход которого соединен с выходом 5 признаков результата блока обработки условий формирования адреса, выход результата которого соединен с вторым информационным входом второ

10 го коммутатора, третий информационный вход которого соединен с третьим информационным входом первого коммутатора, с вторым информационным входом регистра микрокоманд и с

15 вьгходом выходного регистра, выход поля управления обработкой условий формирования адреса ре гистра микрокоманд соединен с входом кода операции блока обработки условий формирования адреса, первый информационный вход которого соединен с выходом коммутатора, первый и второй информационные входы которого соединены соответственно с выходами первого и

25 второго блоков регистров, информационный вход и вход номера регистра которьгх соединены с соответствующими разрядами выхода второго коммутатора, управляющий вход которого соединен с шестым выходом первого управляющего дешифратора, седьмой выход которого соединен с вторым входом первого элемента И, восьмой выход первого управляющего дешифратора соединен с входами записи пер- 35 вого и второго блоков регистров, выходы первой и второй памяти через блок элементов ИЛИ соединены с информационными входами выходного регистра, о т л и ч а ю щ е е с я тем, что, с целью повышения быстро— действия, в него введены триггер выбора памяти, блок элементов 2ИИЛИ, элемент И вЂ И, группа схем сравнения, группа регистров сравнения, 45 триггер адресации памяти, триггер микропрограммной установки зоны адресации, триггер аппаратной установки зоны адресации, первый и второй элементы ИЛИ, триггер адресации 50 регистров, триггер возврата, триггер режима и элемент ИЛИ-НЕ; в блок местного управления введены регистр запроса, регистр адреса ловушки и триггер, причем выход буферного ре- 55 гистра адреса и выходы триггера адреса регистров и триггера адреса памяти поразрядно соединены с вторым информационным входом блока обработки условий формирования адреса, выход триггера адреса памяти соединен с первым входом элемента И-ИЛИ, второй и третий входы которого соединены соответственно с вторым информационным выходом блока обработки условий формирования адреса и девятым выходом первого управляющего дешифратора, десятый выход которого соединен с первым входом блока элементов ?И -HJIH и четвертым входом элемента И-ИЛИ, пятый вход которого соединен с вторым входом блока элементов 2И-ИЛИ, первым входом второго элемента ИЛИ и выходом триггера режима, вход установки в"1" и информационный вход которого соединены соответственно с выходами второго управляющего дешифратора и второго дешифратора, третий, и четвертый входы блока элементов 2И-ИЛИ соеди нены с первыми входами схем срав-, нения группы и с первым выходом узла элементов 4И-ИЛИ, третьи входы первой и третьей групп которого соединены с инверсным выходом триггера и входами установки в "0" триггера адреса памяти, триггера выбора памяти и триггера режима, синхровход которого соединен с синхровходами триггера выбора памяти, триггера адресации регистров, триггера адресации памяти, регистров сравнения группы, триггера возврата, регистра запроса, регистра адреса ловушки„ триггера микропрограммной установки зоны адресации, выходом синхронизации устройства и первым входом установки в "0 триггера аппаратной установки зоны адресации., второй вход установки в "0" которого соединен с первым информационным входом триггера возврата и одиннадцатым выходом первого управляюшего дешифратора, двенадцатый выход которого соединен со стробирующим входом первого дешифратора, выход которого соединен с вторым информационным входом триггера возврата, выход которого соединен с первым входом первого элемента ИЛИ второй и третий входы которого соединены соответственно с выходами триггера аппаратной установки зоны адресации и триггера микропрограммной установки зоны адресации, вход установки в"1" и вход установки в !! rl

0 которого соединены соответствен! 2641 72

12 но с тринадцатым и" четырнадцатым выходами первого управляющего дешифратора, вход установки в "!" тригге— .ра аппаратной установки зоны адресации соединен с выходом второго элемента И, второй вход которого соединен с прямым выходом триггера и первым входом четвертой группы узла элементов 4И-ИЛИ, второй вход четвертой группы которого соединен с выходом регистра адреса ловушки, информационный вход которого соединен с первым выходом шифратора адреса второй и третий выходы которого соединены соответственно с информационным входом триггера и третьим входом второго элемента И, вход шиф10

15 ратора адреса соединен с выходом регистра запросов, первый разряд информационного входа которого соеди20 нен с выходом элемента ИЛИ-НЕ, остальные разряды информационного вхо да регистра запроса соединены с входами кода запроса на управление

25 устройства, входы элемента ИЛИ-НЕ соединены с одномоментными входами шифратора и с выходами схем сравнения группы, вторые входы которых соединены с выходами одноименных регистров сравнения группы, информационные входы. которых соединены с выходами второго коммутатора, выход шифратора соединен с пятым входом блока элементов 2И-ИЛИ, выход которого соединен со старшими разрядами информационного входа регистра адреса, выход элемента И-ИЛИ соединен с информационными входами триггера адресации памяти и триггера выбора памяти, прямой и инверсный вы- 40 ходы которого соединены соответст- . венно с входами выборки первой и второй памяти, выход первого элемента ИЛИ соединен с управляющим входом коммутатора и вторым входом вто- 45 рого элемента И1И1, выход которого соединен с информационным входом триггера адресации регистров.

2. Устройство по и.1, о т л ич а ю щ е е с я тем, что блок обработки условий формирования адреса содержит три регистра, дешифратор операций, арифметика-логический узел, дешифратор нулей и коммутатор, причем первый информационный вход блока подключен к первому информационному входу коммутатора, второй информационный вход которого соединен с информационным входом первого регистра и подключен к второму информационному входу блока, синхровход блока подключен к синхровходам первого, второго и третьего регистров, выход первого регистра соединен с первым информационным входом арифметика-логического узла и подключен к первому информационному выходу блока, вход кода операции блока подключен к входу дешифратора операции, первый и второй выходы которого соединены соответственно с управляющим входом коммутатора и входом кода операции арифметико-логического узла, выход результата которого соединен с информационным входом третьего регистра и вхоцом дешифратора нулей, выход которого объединен с выходом признака результата арифметико-логического узла и подключен к выходу признака результата блока, выход третьего регистра подключен к выходу результата блока, выход коммутатора соединен с информационным вкодом второго регистра, выход которого соединен с вторым информационным входом арифметико-логического узла и подключен к второму информационному выходу блока.

1264172

1264!72! 264l 72

Составитель N Ланцов

Редактор И.Касарда Техред В.Кадар Корректор А.Зимокосов !

Заказ 5563/49 Тираж 67l Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий !

I3Î35, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.ужгород, ул. Проектная, 4