Устройство для умножения

 

Изобретение относится к области вычислительной техники и может быть использовано при разработке быстродействующих устройств для умножения, удобных для изготовления в составе больших интегральных схем. Целью изобретения является.повьшение быстродействия . Устройство содерзшт регистр множимого, регистр множителя, два коммутатора, блок перемножения групп разрядов сомножителей, три регистра и комбинационный сумматор. В качестве блока перемножения может быть использована постоянная память. 1 ил.

СОЮЗ COBETCHHX

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А1 (19) (И) (5р 4 G 06 F 2/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДВ1 ЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3831801/24-24 (22) 28. 12 . .84 (46) 23.10.86. Бюл. В 39 (72) И.А. Юдичев (53) 681.325,5(088,8) (56) Авторское свидетельство СССР

Ф 769540, кл. G 06 F 7/52, 1978.

Патент США В 3670956, кл. G 06 F 7/52, 1972. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к области вычислительной техники и может быть

/ использовано при разработке быстродействующих устройств для умножения, удобных для изготовления в составе больших интегральных схем. Целью изобретения является повышение быстродействия. Устройство содержит регистр мнозимого, регистр множителя, два коммутатора, блок перемножения групп разрядов сомножителей, три регистра и комбинационный сумматор.

В качестве блока перемножения может быть использована постоянная память.

1 ил.

1 12657

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения, удобных для изготовления в составе больших интегральных схем.

Целью изобретения является повышение быстродействия устройства.

На чертеже представлена функциональная схема устройства. 10

Устройство содержит регистр 1 множимого, регистр 2 множителя, коммутаторы 3 и 4, блок 5 перемножения групп разрядов сомножителей, регистры 6 и 7, комбинационный сумматор 8 !5 и регистр 9, группы входов 10 и 11 кода номера. группы разрядов сомножителя и входы 12-14 второго, третьего и четвертого тактов.

В качестве блока 5 может быть ис- 20 пользована постоянная память. В регистре 9 сигналы на входах 12-14 упуправляют приемом в старшие и/2 разрядов, сдвигом вправо на n/2 разрядов, приемом в старшие и/2 разрядов.

В регистре 7 эти сигналы управляют приемом в младшие n/2 разрядов, приемом во все разряды, приемом в младшие и/2 разрядов.

Устройство работает следующим образом.

Информация, поступающая на регистры 1 и 2, для дальнейших вычислений представляется в виде сумм.

Пусть необходимо перемножить

35 числа A и В . Они представляются в виде суммы двух членов A x 8: A =

=Q + О и Ь = b + bz, тогда произведение А 8 представится в виде многочленаа, Ь; +а, Ь +Ь,а + о а

Таким образом, для получения ре- . зультата необходимо знать частные произведения и произвести их суммирование.

В устройстве это достигается раз- 45 биением сомножителей на две половины таким образом, что младшие n/2 разрядов каждого сомножителя являются первой (младшей) частью суммы, а старшие n/2 разрядов — второй (стар50 шей) частью суммы, при этом считает я, что младшие разряды старшей части суммы равны "О" и при умножении на них получается нулевой результат.

В исходном состоянии все регистры устройства обнулены.

После поступления на регистры 1 и

2 сомножителей на первом такте вычис62 лений через коммутаторы 3 и 4 на входы блока 5 подаются младшие п/2 разрядов из резистров 1 и 2. Образованнде первое частное произведение записывается на регистр 6 и, так как регистр 7 обнулен, через сумматор 8 поступает на входы регистров 7 и 9.

На втором такте через коммутатор.

4 поступают младшие п/2 разрядов регистра 2, а через коммутатор 3— старшие n/2 разрядов регистра 1.

Производится запись младших Ь/2 разрядов сумматора 8 в регистр 9 и старших п/2 разрядов сумматора 8 в.младшие разряды регистра 7 с одновременной записью в регистр 6 следующего частного произведения.

На третьем такте производится сдвиг в регистре 9 ранее принятой информации на п/2 разрядов вправо (в сторону младших разрядов результата), суммирование на сумматоре 8 содержимого регистров 6 и 7. Одновременно через коммутатор 3 подаются младшие

n/2 разряды регистра 1, а через коммутатор 4 — старшие п/2 разряды на входы блока 5, а с информационного выхода блока 5 поступает очередное частное произведение на вход регистра 6. Производится запись суммы содержимого регистра 6 и 7 в регистр 7 и одновременная запись нового частного произведения в регистр 6.

На четвертом такте производится суммирование на сумматоре 8 содержимого регистров б и 7. На входы блока

5 через коммутаторы 3 и 4 подаются старшие n/2 разрядов регистров 1 и

2 для получения последнего частного произведения, поступающего на вход регистра б. После этого производится запись младших n/2 разрядов сум-, матора 8 в старшие разряды регистра

9 и ст;фших разрядов сумматора 8 св

Младшие разряды регистра 7. Одновременно производится запись последнего частного произведения в регистр б.

На пятом такте производится сум мирование содержимого регистров 6 и 7 на сумматоре 8, и на этом вычисления заканчиваются. Результат вычислений получается на выходе регистра 9 (младшие n разрядов) и на сумматоре 8 (старшие и разрядов).

L Формула изобретения

Устройство для умножения, содержащее регистры первого и второго

762

Составитель В. Березкин

Техред В.Кадар

Корректор А. Тяско

Редактор И. Николайчук

Заказ 5665/46 Тираж 671 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, Ф

3 1265 сомножителей, коммутаторы, блок перемножения группы разрядов сомножителей, комбинационный сумматор и первый регистр, причем выходы разрядов регистров первого и второго сомножителей подключены к информационным входам соответственно первого и второго коммутаторов, управляющие входы которых соединены соответственно с первой и второй группами 10 входов кода номера группы разрядов сомножителя устройства, выходы первого и второго коммутаторов соединены с входами блока перемножения . групп разрядов сомножителей, выходы 15 младших разрядов комбинационного сумматора соединены с входами старших разрядов первого регистра, выходы разрядов которых соединены с выходами младших разрядов результата уст- 20 ройства, отличающееся тем, что, с целью повышения быстродействия, в него введены второй и третий регистры, причем выходы разрядов блока перемножения групп раз- 25 рядов сомножителей соединены с входами разрядов второго регистра, выходы разрядов которого соединены с первой группой входов комбинационного сумматора, вторая группа входов которого соединена с выходами разрядов третьего регистра, выходы разрядов комбинационного сумматора соединены соответственно с выходами старших разрядов устройства и с входами разрядов третьего регистра, входы младших разрядов которого соединены с выходами старших разрядов комбинационного сумматора, вход управления приемом первого регистра соедийен с входами второго и четвертого тактов устройства, вход управления сдвигом вправо первого регистра соединен с входом третьего такта устройства, вход управления приемом в младшие разряды третьего регистра соединен с входами второго и четвертого тактов устройства, вход управления приемом во все разряды третьего регистра соеди— нен с входом третьего такта устройства.