Вычислительное устройство

 

Изобретение относится к области вычислительной техники, предназначено для специализированных вычислителей , работающих в реальном времени , в. частности интерполяторов, и обеспечивает интегрирование частного или выполнение операции деления. Код делимого, проходя через сдвигатель, сдвигается в сторону младших разрядов на величину порядка делителя и поступает на накапливаюпщй сумматор, выполненный на регистре и сумматоре. Частота суммирований в накапливающем сумматоре задается выходным сигналом делителя частоты, управляемого мантиссой делителя. Перед началом вычислений осуществляется сброс устройства в исходное состояние. 1 ил. э ел to сд о

1259256

Изобретение относится к вычислительной технике и предназначено для построения специализированных уст,ройств, работающих в реальном времени. 5

Цель изобретения - расширение области применения за счет вычисления интеграла частного.

На чертеже представлена функциональная схема вычислительного устройства.

Устройство содержит сдвигатель 1, сумматор 2, регистр 3 результата, управляемый делитель 4 частоты, вход

5 делимого, вход 6 порядка делителя„ вход 7 мантиссы делителя, вход 8 тактового сигнала, вход 9 сигнала

"сброс" и выход 10. Управляемый делитель 4 частоты содержит второй и первый элементы НЕ 1 1 и 12, второй и 20 первый элементы И 13 и 14 первый и второй элементы ИЛИ 15 и 16 и двоичный вычитающий счетчик 17, Деление чисел в устройстве осуществляется следующим образом.

На первом этапе выполняется деR ление делимого А на 2, где R, — †порядок делителя В, Полученная вели-Н чина A 2 суммируется с содержимым накапливаемого сумматора с частотой З0 суммирований f = f,!(ь), где jb3- мантисса делителяl3 ; f — тактовая част

k тота, которая выбирается равной 2 Гц.

В накапливающем сумматоре формируется код С, изменение которого описывается выражением

Вычисляя определенный интеграл — Р в интервале времени (0-2, 1, получаем к-р А

С=2

Коэффициент 2 " постоянен и может 45 быть учтен при съеме информации за счет соответствующего распределения весов в, выходном двоичном коде либо

Ъ

-R за счет подачи кода А 2 на вход накапливающего сумматора со сдвик-е

roM на 2 в сторону младших разрядов. В общем случае делимое и делитель могут быть функциями времени.

После включения устройства на вход

9 "Сброс" подается импульсный сиг- у нал, а на входах 5-7 присутствуют нулевые коды, при этом регистр 3 результата устанавливается в нулевое состояние и на выходах 10 устройства поддерживается нулевой код. При подаче на вход 5 кода делимого, на вход 6 кода порядка делителя, на вход

7 кода мантиссы делителя,, а на вход

9 сигнала "Сброс" начинается вычислительный процесс. Как делимого поступает на информационные входы сдвигателя 1, На управляющие входы сдвигателя 1 подается код порядка делителя, а на входные канали — разряды . кода делимого. При подаче на управляющие входы сдвигателя кода порядка делителя, например кода 1001 код делимого сдвигается в сторону младших разрядов на величину кода порядка, в данном случае на 9 разрядов„ т.е. осуществляется деление

3 кода делимого на 2 . Код с выхода сдвигателя 1 поступает на сумматор

2, разрядность N которого должна быть больше 3 = и+2 -1 (где - разг рядность кода порядка; ь — разрядность кода делимого), определяется максимальным значением интеграла, которое может быть получено в реальном устройстве. На старшие N-f входов сумматора по первому слагаемому пода" ется сигнал с (t +2 -1)-ro выхода сдвигателя 1. Сумматор 2 и регистр 3 результата, замкнутые в кольцо, образуют накапливающий сумматор. Регистр

3 срабатывает по заднему фронту сигнала на синхровходе, который поступает с управляемого делителя 4 частоты. При подаче на а вход вычитающего счетчика 17 импульсного сигнала по его заднему фронту в счетчик записывается код мантиссы делителя.

Тактовые импульсы поступают через элемент И 14, разрешающий единичным сигналом с выхода элемента ИЛИ 16 на вычитающий вход счетчика, обеспечивая изменение кода по заднему фронту счетного импульса в сторону уменьшения. Когда код в счетчике станет равным единице, на выходе элемента ИЛИ 16 появляется нулевой сигнал, запрещающий дальнейший счет счетчика и разрешающий запись в счетчик 17 кода мантиссы делителя. Время счета счетчика 17 пропорционально мантиссе делителя, а частота импульсов на выходе управляемого делителя

4 частоты — обратно пропорциональна.

При отрицательном делимом, заданном дополнительным кодом, устройство формирует результат также в допол1259256 нительном коде, без предварительного преобразования дополнительного кода делимого в прямой. Делитель может быть представлен только прямым кодом. Допускается работа устройства с изменяющимися во времени делимым и делителем, с переходами делимого из области отрицательных чисел в область положительных чисел и наоборот. 10

Формула изобретения

Вычислительное устройство, содержащее управляемый делитель частоты, 15 о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет вычисления интеграла частноГо, в него введены сдвигатель,. сумматор, регистр результата, причем 20 вход -разрядного делимого устройства соединен с информационным входом сдвигателя, вход управления сдвигом которого соединен с r --разрядным входом порядка делителя устройства, выход (n+ 2"-1) разрядов сдвигателя соединен с первым информационным входом (+ 2"-1+pa3papos сумматора, вход i --го разряда которого (где

h+ 2,...,Й) соединен с входом (h + ЗО

+ 2 -1)-го разряда сдвигателя, втог рой информационный вход сумматора соединен с выходом регистра результата, выход сумматора соединен с информационным входом регистра результата, выход которого является выходом устройства, причем управляемый делитель частоты содержит вычитающий счетчик, два элемента НЕ, два элемента И, два элемента ИЛИ, при этом вход мантиссы делителя устройства соединен с информационным входом вычитающего счетчика, вход сброса устройства соединен с входом сбро са регистра результата и с первым входом первого элемента ИЛИ, выход которого соединен с тактирующим входом,вычитающего счетчика, вход так,тового сигнала устройства соединен с первыми входами первого и второго элементов И, выход младшего разряда вычитающего счетчика соединен с входом первого элемента НЕ, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с вторым входом первого элемента И и с входом второго элемента

НЕ, выход которого соединен с вторым входом второго элемента И, выход.которого соединен с вторым входом первого элемента ИЛИ и с входом синхронизации регистра результата, выход первого элемента И соединен с входом вычитания вычитающего счетчика, выходы (rn -1)-х старших разрядов которого соответственно соединены с второго по -й входами второго элемента ИЛИ (где "разрядность мантиссы делителя) .

1259256

Составитель Н. Маркелова

Т ехр ед И. Попов ич Корректор Е, Рошко

Редактор О. Юрковецкая

Заказ 5122/46 Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4