Устройство для деления

 

Изобретение относится к вычислительной технике и предназначено для использования в цифровых арифметических устройствах. Целью изобретения является упрощение устройства. Устройство содеркит регистр делимого, регистр делителя, регистр результата, блоки формирования дoпoлнитeльнoio кода и узел генерации 11риближенного значения обратной величины делителя, содержащий блок постоянной памяти, блок формирования кратных, блок суммирования кратных и сумматор с распространением переноса. Результат вычислений формируете за три итерации. 3 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТ1ИЕСНИХ

РЕСПУБЛИК аО 4 G 06 F 7 52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

- К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTPM (21) 3833538/24-24 (22) 02 ° 01.85 (46) 07.10.86.Бюл. Ф 37 (72) Л.Г..Матясова и Л.Ф.Чайковский (53) 681.325.5 (088.8) (56) Авторское свидетельство СССР

Ф 602944, кл. G 06 F 7/52, 1975.

Гаврилов IO.В. и др. Арифметические устройства быстродействующих

ЭЦВМ. — М.: Советское радио, 1970, с.221-224. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и предназначено для. Я0„„1262480 A1 использования в цифровых арифметических устройствах. Целью изобретения является упрощение устройства. Устройство содержит регистр делимого, регистр делителя, регистр результата„ блоки формирования дополнительнсй о кода и узел генерации Приближенного значения обратной величины делителя, содержащий блок постоянной памяти, блок формирования кратных, блок суммирования кратных и сумматор с распространением переноса. Результат вычислений формируется за три итерации.

3 ил.

1262480 (D. + у, D .П,, +U а) 1

D..D.,!.!-! (D + (3) 1 где 6 = 1 — 6

1 у = — — -n tgd. р D э

J где Ь = D — 1„

00 — 0

01 — (+1)

10 — (+2) (-1) °

Изобретение относится к вычислительной технике и предназначено для использования в цифровых арифметических устройствах.

Целью изобретения является упрощение устройства.

На фиг.l представлена функциональная схема устройства для деления; на фиг. 2 — j-й интервал разбиения диапазона представлений делителя; на фиг. 3 — структура регистра делителя.

Устройство содержит регистр 1 делимого, регистр 2 делителя, регистр

3 результата, блоки 4 — 8 умножения, блоки 9 и 10 формирования дополнительного кода, блок ll постоянной памяти, блок 12 формирования кратных, блок 13 суммирования кратных и сумматор 14 с распространением переноса.

Блоки 11 — 13 и сумматор 14 образуют узел 15 генерации приближенного значения обратной величины делителя.

Блок 12 содержит формирователи 16 кратных.

В основу работы узла 15 генерации приближенного значения обратной величины делителя положен метод кусочнолинейной аппроксимации.

Диапазон представлений и-разрядного делителя разбивается иа 2 равных интервалов, где i — число старших разрядов делителя, начиная со о

2-го по i-й, содержащих номер интервала, в который попадает данный делитель. Самый старший разряд делителя (первый) не рассматривается, так как

I1 3! его значение всегда 1

D „и D„„, — значения делителя, ограничивающие 1-й интервал, а 1/D„, и 1/D„, — соответствующие Шч значения функции Y = 1/X. Аппроксимиро.ванное значение функции У,, соответствующее некоторому значению делитес ля D, лежащему в данном интервале, определяется формулой

tg c (2}

Dj D, !

Подставляя (2) в (1), получаем

Так как D =D + U где U=

-! . J+

2 - величина ийтервала, то

Значения tg с/- для

D„D„„

15 всех интервалов могут быть вычислены заранее и размещены в постоянной памяти.

Величина D „ аппаратно представлена старшими разрядами регистра делителя. г0

Величина Л может быть представлена дополнительным кодом разрядов делителя, начиная с (i+1)-ro и кончая п-м, или приближенно обратным кодом гЬ ТНх разрядов.

Число разрядов величин ц Ы и ь может быть уменьшено до некоторых значений, обеспечивающих такую точность вычисления У,, которая доста30 точна для его дальнейшего использования в устройстве деления. Поэтому в ячейки постоянной памяти помещаются усеченные значения tgd, а ь заменяются величиной а, для представления которой используются инверсные выходы группы разрядов регистра делителя, а именно с (i+1)-ãî по К-й.

Тогда выражение (3) принимает вид

I у (в„+ а ), 40 0 D D„-, J

Усеченные значения tgd., помещаемые в постоянную память, предварительно преобразуются таким образом, что каждой паре разрядов первоначального значения соответствует пара разрядов преобразованного значения.При этом возможные комбинации пары разрядов преобразованного значения соответствуют следующим значениям кратных величин (D „+ь ) D D

Dj (D. - ).

1+!

D„D

Благодаря этому, сигналы, полученые на выходе постоянной памяти, могут быть поданы на управляющие входи

12624 формирователей кратных без дополнительных преобразований.

Каждый формирователь 16 кратных из блока 12 под воздействием -пары сигналов, поступающей на его управ- 5 ляющий вход, передает на выход прямое (+1), сдвинутое на один разряд влево (+2) или инвертированное (-1) значение кода, поступающего на его информационные входы, либо блокирует >Г передачу (О).

Устройство работает следующим образом.

На регистры 1 и 2 заносятся соответственно делимое и делитель. Семь 15 разрядов делителя со 2 — го по 8.-й поступают на адресный вход блока 11 постоянной памяти. На выходе блока ll постоянной памяти появляется 18-разрядный код, который поступает на уп- 20 равляющий вход 17 блока 12. Далее каждая пара разрядов этого кода поступает на управляющий вход соответствующего ей формирователя кратных.

Разряды с 1-го по 8-й регистра 2 25 поступают на первый информационный вход 18, блок 12 и далее на первые информационные входы всех формирователей 16 кратных.

Инверсные выходы группы разрядов 30 с 9-ro по 19-й регистра 2 соединены с вторым информационным входом 19 блока 12 и далее со вторыми информационными входами всех формирователей

16 кратных.

Коды, поступающие на информационные входы 18 и 19 блока 12, составляют в совокупности тот код, кратные которого образуются формирователями

16 кратных под воздействием сигналов 4О с выхода блока 11 постоянной памяти и поступающих на их управляющие входы °

Сформированные кратные суммируются в дополнительном коде на блоке

13, с выхода которого двухрядный код подается на входы сумматора 14 с распространением переносов. На выходе 20 сумматора 14 с распространением переносов образуется приближен- 5 ное значение обратной величины делителя Y, .

В первой итерации в блоке 4 производится умножение делимого N и параллельно в блоке 5 — делителя D

55 на Y, . В результате образуется новое значение делимого Nl и новое значение делителя Dl которое содер80 4 жит справа от двоичной точки 14 иден-! тичных разрядов — нулей или единиц.

Во второй итерации в блоке 9 формирования дополнительного кода от

29 старших. разрядов Dl формируется дополнительный код, на который в блоках 6 и 7 умножаются Nl и Dl, в результате чего образуются новые значения N2 и 02. При этом D2 будет содержать после первого разряда 28 идентичных разрядов.

В третьей итерации в блоке 10 формируется дополнительный код от

D2 на который г блоке 8 умножается

N2, и результат умножения — частноезаписывается в регистр 3 результата.

Формула изобретения

Устройство для деления, содержащее регистры делимого, делителя и результата, два блока формирования дополнительного кода, пять блоков умножения, блок постоянной памяти,причем входы первой гругпы первого и второго блоков умножения соединены с выходами разрядов регистров делимого и делителя соответственно, а выходы подключены соответственно к входам первой группы третьего блока умножения и первого блока формирования дополнительного кода, выходы которого подключены к входам первой группы четвертого блока умножения, выходы третьего блока умножения подключены к входам первой группы пятого блока умножения, выходы которого соединены с входами разрядов регистра результата, а входы второй группы соединены с выходами второго блока формирования дополнительного кода, входы которого соединены с выходами четвертого блока умножения, входы второй группы которого соединены с входами второй группы третьего блока умножения и выходами первого блока формирования дополнительного кода, входы блока постоянной памяти соединены с выходами разрядов первой группы регистра делителя, о т л и ч а ю— щ е е с я тем, что, с целью упрощения устройства, оно содержит блок формирования кратных, блок суммирбвания кратных и сумматор с распространением переноса, причем информационные входы блока формирования кратных со единены спрямыми выходамипервой групra t разрядов и с инверсными выходами второй группы разрядов регистра делителя, управляющие входы блока формирования кратных соединены с выходами блока постоянной памяти, а выходы подключены к входам блока суммирова1262480 Ь ния кратных, выходы которого соединены с входами сумматора с распространением переноса, выходы разрядов которого соединены с входами второй группы первого и второго блоков умножения.

1262480

2 3 ° Lf L!+! 4

На адресными 4х олона патгви

Фиг.8

Составитель А.JCmoea

Техред Л. Сердюкова

Корректор И.Пожо

Редактор Г.Волкова

Заказ 5428/46 Тираж 67)

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва,.Ж-35, Раушская наб., д.4/5

Подписное

Производственно-полиграфическое предприятие, r.Óæãîðîä, ул.Проектная, 4

I/а пер4ые информаиионные 4ходы рорииро4авелей кравнык од на Ьпарые инрориационные

Йойярорнирооавелей нралных