Делитель частоты следования импульсов с дробным коэффициентом деления

 

Изобретение относится к импульсной технике и может быть использовано в устройствах синхронизации, синтезаторах частоты . Цель изобретения - повышение точности работы делителя частоты путем коррекции фазы выходных импульсов при одновременном его упрощении. Для достижения поставленной цели в устройство, содержащее п-разрядный регистр 1, п-разрядный сумматор 2, п-разрядный мультиплексор 3 с коммутацией двух входов на один выход, элемент ИЛИ 4, входную 6, кодовые 7 и 8, выходную 9 шины, дополнительно введен дещифратор 5 нулевого состояния, представляющий собой п-входовый элемент совпадения нулевых состояний. 1 ил. 1 табл. бш одд

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

yg 4 H 03 К 23/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3898710/24-21 (22) 22.05.85 (46) 23.10.86. Бюл. № 39 (71) Специальное конструкторское бюро сейсмического приборостроения (72) В. Г. Пылаев и Н. А. Макаев (53) 621.374.4 (088.8) (56) Авторское свидетельство СССР № 945998, кл. Н 03 К 23/00, 1980.

Авторское свидетельство СССР № 1043827, кл. Н 03 К 23/00, 1982. (54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ С ДРОБНЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ

„„Я0„„1265997 (57) Изобретение относится к импульсной технике и может быть использовано в устройствах синхронизации, синтезаторах частоты. Цель изобретения — повышение точности работы делителя частоты путем коррекции фазы выходных импульсов при одновременном его упрощении. Для достижения поставленной цели в устройство, содержащее и-разрядный регистр 1, и-разрядный сумматор 2, и-разрядный мультиплексор 3 с коммутацией двух входов на один выход, элемент ИЛИ 4, входную 6,кодовые 7 и 8, выходную 9 шины, дополнительно введен дешифратор 5 нулевого состояния, представляющий собой п-входовый элемент совпадения нулевых состояний. 1 ил. 1 табл.

1265997

1

Изобретение относится к импульсной технике и может быть использовано в устройствах синхронизации, синтезаторах частот.

Целью изобретения является повышение точности работы делителя частоты следования импульсов с дробным коэффициентом деления путем коррекции фазы выходных импульсов при одновременном его упрощении.

На чертеже представлена электрическая структурная схема устройства.

Устройство содержит п-разрядный реристр 1, п.ðàçðÿäíûé сумматор 2, и-разрязный мультиплексор 3 с коммутацией двух входов на один выход, элемент ИЛИ 4, дешифратор 5 нулевого состояния, представляющий собой п-входовый элемент совпадения нулевых состояний, группа выходов регистра 1 соединена с первой группой входов сумматора 2 и с группой входов дешифратора 5, выход которого соединен с вторым входом элемента 4 ИЛИ; группа выходов сумматора 2 соединена с группой входов регистра 1, выход переноса сумматора 2 соединен с первым входом элемента ИЛИ 4, выход которого соединен с управляюгцим входом мультиплексора 3, груп«а выходов которого соединена с второй группой входов сумматора 2, тактирующий вход регистра 1 соединен с входной шиной

6 устройства; первая группа входов мультиплексора 3 соединена с первой кодовой шиной 7 (ввода знаменателя); вторая группа входов мультиплексора 3 соединена с второй кодовой шиной 8 (ввода корректирующего кода); выход переноса сумматора 2 соединен с выходной шиной 9 устройства.

Делитель частоты следования импульсов с дробным коэффициентом деления работает следующим образом.

Дробный коэффициент деления с числителем Р и знаменателем Q реализуется многократным суммированием числа Q при помощи сумматора 2 накапливающего типа с емкостью, совпадающей с величиной P. При этом каждое из суммирований осуществляется по соответствующему импульсу входной последовательности с шины 6, а выходными являются импульсы переполнения, каждый из которых возникает на выходе переноса сумматора 2 при превышении накапливаемой суммой S величины P. Г1осле P суммирований числа Q должна накопиться сумма, по величине равная P Q. Но так как эта величина больше емкости сумматора 2, то она не зафиксируется в нем, а выработается P Q/Р= Q импульсов переполнения. Это и соответствует коэффициенту деления Р/Q, поскольку P входным импульсам соответствует Q выходных. В общем случае величина числителя P не равна емкости сумматора А", где А — основание системы счисления: n — количество разрядов.

Т о гда к о э фф иц и е нт. дел ен и я Р/Q с обл юдается лишь в том случае, если после каждого переполнения сумматора в него вводить число А" — Р, дополняющее числитель P до емкости А" .

Входная последовательность импульсов поступает на тактирующий вход регистра 1, устанавливаемого перед началом работы в нулевое состояние, например, стандартным сигналом общего сброса устройства, в котором используется предлагаемое устройство. Нулевое состояние регистра возбуждает выход дешифратора 5, который воздействует через элемент 4 на управляющий вход мультиплексора 3 и при помощи него подключает шину 8 (ввода корректирующего кода) к второй группе входов сумматора 2. Корректирующий код представляет собой сумму чисел А" — Р и Q" задается на входе мультиплексора 3, как и знаменатель Q коэффициента деления, соответствующей комбинацией логических нулей и единиц.

По первому входному импульсу корректирующий код через сумматор 2 записывается в регистр 1. В результате в нем фиксируется первая сумма, включающая в себя знаменатель Q и число А "— Р, которое уже в начале работы делает емкость накапливающего сумматора, равной числителю Р, не требуя на это ни специально отведенного момента времени, ни специальной операции. Г1оскольку после первого суммирования состояние, регистра 1 становится ненулевым, то прекращается воздействие дешифратора 5 на управляющий вход мультиплексора 3 и к входу сумматора 2 подключается шина 7 (ввода знаменателя Q) . В дальнейшем по каждому входному импульсу сумма возрастает на величину Q, так как на первую группу входов сумматора 2 воздействует выходной код регистра 1, а на вторую — код знаменателя Q.

Если после, очередного суммирования сумма S знаменателя Q и выходного кода регистра 1 превысит величину А", то на выходах сумматора 2 формируются остаток

S — А" и сигнал переноса, который подается через элемент 4 на управляющий вход мультиплексора 3, и вновь при помощи него шина 8 подключается к входу сумматора 2.

При этом сигнал переноса сохраняется, а на выходе сумматора 2 формируется сумма следующих величину: остатка S — А", числа А" — P, знаменателя Q. Эта сумма записывается в регистр по следующему входному импульсу. Тогда сигнал переноса исчезает, в результате чего к входу сумматора 2 через мультиплексор 3 подключается шина ввода знаменателя Q и по мере поступления входных импульсов устройство продолжает работать по описанному алгоритму, в соответствии с которым на каждые Р входных импульсов вырабатывается

Q выходных импульсов.

1265997

Формула изобретения

Слагаемые сумматора 2

Суммиро— вание

Выходы сумматора 2

Сумма Перенос

Выход муль— типлексора 3

Вы ход регистра 1

1 (17-16) 1

9 0

12

15 0

2(18 — 16) 1

Для иллюстрации работы делителя воспользуемся численным примером, приняв

Р/Q= 11/3, А=2, и =4.

Следовательно, А"= 16 — емкость сумматора 2; А" — Р= 16 — 11= 5 — дополняющее число; А" — Р+ Q= 5+ 3= 8 — число, соответствующее корректирующему коду.

Результаты суммирований с учетом того, что при переполнении сумматора 2 на его выходе устанавливается величина

S — А", сведены в таблицу состояний. 10

Таблица состояний показывает, что на

11 суммирований приходится 3 переноса.

Это соответствует коэффициенту деления

11/3. Кроме того, для получения первого переноса затрачивается меньшее количество суммирований, чем в известном устройстве, так как в начале работы при нулевом состоянии регистра 1 и отсутствии переноса к сумматору подключается не знаменатель (Q= 3), а число 8, соответствующее корректирующему коду, который в известном устройстве подключается к сумматору только при наличии переноса.

Таким образом, предлагаемое устройство формирует выходные импульсы без дополнительного фазового двига по отношению к началу работы, поскольку в сумматор вводится корректирующий код до момента выработки первого выходного импульса.

Причем для этого не требуется специального сигнала и промежутка времени. Корректирующий код позволяет провести необхо- димые операции без второго сумматора.

При постоянном значении коэффициента деления мультиплексор упрощается, так как совпадающие по значению разряды корректирующего кода и знаменателя не нужно коммутировать, подключив к соответствующим им входам сумматора соответствующую комбинацию логических нулей и единиц.

Делитель частоты следования импульсов с дробным коэффициентом деления, содержащий первую и вторую кодовые шины, выходную шину и элемент ИЛИ, выход которого соединен с управляющим входом мультиплексора, первый вход — с выходом переноса сумматора, первая группа входов которого соединена с выходами регистра, тактирующий вход которого соединен с входной шиной, отличающийся тем, что, с целью повышения точности его работы путем коррекции фазы выходных импульсов при одновременном упрощении устройства, в него введен дешифратор нулевого состояния, выход которого соединен с вторым входом элемента ИЛИ, группа входов — с первой группой входов сумматора, группа выходов которого соединена с группой входов регистра, выход переноса — с выходной шиной, вторая группа входов — с выходом мультиплексора, первая и вторая группы входов которого соединены соответственно с первой и второй кодовыми шинами.

126599?

Продолжение таблицы

Слагаемые сумматора 2 Выходы сумматора 2

Суммирование

Вь/ход Выход муль- Сумма Перенос регист- типлексора 3 ра 1

10 10

11 13

12=1 0

Составитель А. Соколов

Редактор Л. Гратилло Техред И. Верес Корректор И.Муска

Заказ 5682/58 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5 филиал ППП «Патент», г. Ужгород, ул. Проектная, 4