Процессор программируемого контроллера

 

Изобретение относится к области вычислительной техники, в частности к программному управлению технологическим оборудованием, и может быть использовано в программируемых контроллерах , выполненных на базе стандартного микропроцессора с фиксированной системой команд. Цель изобретения - повьпиение быстродействия, достигаемое тем, что в устройство, содержащее операционный блок, два блока шинных формирователей, мультиплексор и блок вычисления-значения бита логической функции, введены дешифратор и селектор, а блок вычисления значения бита логической функции со- . держит сумматор по модулю два, триггер , элемент ЗИ-ИЛИ, элемент 2И-ШШ ги узел подсчета числа ответвлений, е -содержащий реверсивный счетчик, три (Л элемента И, три элемента И-НЕ, элемент НЕ и элемент ИЛИ. 1 з.п.ф-лы, 7 кл.

СОНИ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) (so 4 ° 06 F 15 20 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ASTOPCHOMY СВИДЕТЕЛЬСТВУ ф ч у

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3861747/24-24 (22) 24.12.84 (46) 07.11.86. Бюл. l) 41 (71) Московский автомобильный завод им. И.А.Лихачева (72) О.В.Катков, А.И.Андерсон н В.И.Хохлов (53) 681.32 (088.8) (56) Авторское свидетельство СССР

У 993260, кл. С 06 Р 9/00, 1983.

Патент СЙА У 4303990, кл. G 06 F 9/00, 1981.,(54) ПРОЦЕССОР ПРОГРАММИРУЕМОГО КОНТРОЛЛЕРА (57) Изобретение относится к области вычислительной техники, в частности к программному управлению технологическим оборудованием, и может быть,использовано в программируемых контроллерах, выполненных на базе стандартного -микропроцессора с фиксированной системой команд. Цель изобретения . — повышение быстродействия, достигаемое тем, что в устройство, содержащее операционный блок, два блока шинных формирователей, мультиплек.сор и блок вычисления значения бита логической функции, введены дешифI ратор и селектор, а блок вычисления значения бита логической функции содержит сумматор по модулю два, триггер, элемент ЗИ-ИЛИ, элемент 2И-ИЛИ

--и узел подсчета чиспа ответвлений, .содержащий реверсивный счетчик, три элемента И, три элемента И-НЕ, элемент НЕ и элемент ИЛИ. 1 з.п.ф-лы, 7 иле !

12691

Изобретение относится к вычислительной технике, в частности к программному управлению технологическим оборудованием, и может быть использовано в программируемых системах управления, а именно в программируемых контроллерах, выполненных на базе стандартного микропроцессора с фиксированной системой команд.

Цель изобретения — повышение быст- 10 родействия.

На фиг,1 представлена структурная схема процессора; на фиг.2 — струк— турная схема блока вычисления значе. ния бита логической функции; на 15 фиг. 3 — структурная схема узла подсчета числа ответвлений; на фиг. 4 структурная схема селектора; на фиг.5 — формат кода команды; на фиг.6— переключательная схема и пример про- 20 граммы для вычисления логической функции процессором на языке ассемблер микропроцессора KP 580ИК80А; на фиг.7 — временная диаграмма работы блока вычисления значения бита логической функции.

Процессор содержит фиг. t) операционный блок 1, блок 2 вычисления значения бита логической функции, первый

3 и второй 4 блоки шинных формирова- ЗО телей, мультиплексор 5, селектор 6 и дешифратор 7.

Входы-выходы первого блока 3 шин. ных формирователей подключены к информационной шине 8 процессора. Информационный выход операционного блока 1 подключен к выходу 9 адреса обращения к внешней памяти процессора °

Выход признака обращения к внешней памяти операционного блока соединен с выходом 10 признака обращения к внешней памяти процессора.

На фиг.1 обозначены также выход 11 дешифратора, управляющий вход У селектора, первый информационный вход

12 селектора, выход 13 селектора, вход Х аргумента и вход 14 кода one— рации блока вычисления значения бита.

Блок вычисления значения бита логической функции содержит (фиг.2} сумматор 15 по модулю два, триггер 16, : узел 17 подсчета числа ответвлений, элемент ЗИ-ИЛИ 18 и элемент 2И-ИЛИ

1 9, Вход Х является входом аргумента, вход 14 — входом кода операции., входы А10, А11, А12, А14, А15 являются разрядами кода операции, выход 10 является входом синхронизации блока

50 3 вычисления значения бита логической функции.

Узел подсчета числа ответвлений (фиг.3) содержит реверсивный счетчик 20, три элемента И 21-23, три элемента И-НЕ 24-26, элемент НЕ 27 и элемент ИЛИ 28. Входы А10, А11, А15 являются разрядами кода операции, вход "10" является входом синхронизации, вход "+" — управляющим входом сложения а вход управляющим входом вычитания узла подсчета числа ответвлений

Селектор 6 (фиг.4) содержит восемь элементов 2И-ИЛИ 29-36. Первые прямые входы элементов 29-36 подключены к первому информационному входу

У селектора 6,. инверсные и вторые прямые входы элементов 2И-ИЛИ 29-36 поразрядно подключены к управляющему входу 11 селектора, третьи прямые входы элементов 2И-ИЛИ 29-36 подключены поразрядно к второму информационному входу 12 селектора, выходы элементов 2N-ИЛИ 29-36 подключены к выходу 13 селектора.

На фиг,6, представляющей пример переключательной схемы, элементы обозначены символом Х с номерами,,обозначающими порядок вычисления функции. Катушка реле обозначена символом У1.

Устройство работает следующим образом.

Процессор работает на программе, записанной в области внешней памяти, старший разряд адреса А15 которой имеет значение "0". При этом осталь ные разряды адреса могут принимать любые значения.

Адресами со значением старшего разряда А15, равным "1", адресуется область ввода-вывода программируемого контроллера, при этом код команды соответствует формату, показанному на фиг.5.

Выполняя программу (фиг.6), блок 1 в первом байте команды считывает код операции, затем считывает адрес ввода/вывода, непосредственно заданный во втором и третьем байтах команды.

Прн этом на первом информационном выходе блока 1 старший разряд А15 имеет значение "0", а данные через блок

3 шинных формирователей, мультиплексор 5 и блок 4 шинных формирователей поступают на входы-выходы блока без изменений (операция с байтами).

1269150 з

После того, как блок 1 считал адрес ввода/вывода, он выставляет этот адрес на информационный выход и осуществляет ввод или вывод данных из устройств ввода/вывода. При этом стар- ший разряд адреса А15 имеет значение

"1"

В случае ввода данные с входа-вы— хода 8 процессора поступают через блок 3 шинных формирователей на муль-10 типлексор 5 и селектор 6.

Мультиплексор 5 по номеру контролируемого бита, заданного на лестничной диаграмме в соответствии с форматом кода команды (фиг.5), подает состояние этого бита на блок 2 вычисления значения бита логической функции. Одновременно на вход кода операции блока 2 поступают данные топологии реализуемой диаграммы с щ информационного выхода блока 1. В зависимости от состояния контролируемого бита и предыдущего результата вычислений значение функции на выходе блока 2 может изменить свое зна- 2S чение.

Данные, поступившие на селектор 6, через блок 4 поступают на входы-выходы 8 блока 1, причем значение контролируемого бита в селекторе 6 заме- З0 няется на значение функции с выхода блока 2 (операция с битами).

Таким образом последовательно вводятся все аргументы логического уравнения, описывающие лестничную диаграмму (на фиг.6 это Х1...Х13).

Когда вычисление функции закончено, с входа-выхода 8 процессора через блок 3 вводится старое значение байта данных с устройства вывода (У1), которое поступает на мультиплексор 5 и селектор 6.

В селекторе 6 происходит замена бита, соответствующего номеру выходного канала, на вычисленное значение функции. Затем через блок 4 модифицированное значение байта У1 данных поступает в блок 1. После чего по команде вывода этот байт данных через блоки 4 и 3 поступает в устройство (порт) вывода.

Для любой переключательной схемы вычисление ведется в следующем порядке: вычисление начинается с аргумента, расположенного в верхней ле-S5 вой части схемы (для диаграммы на фиг.6 это аргумент Х1). Затем проверяются последовательно все аргументы, расположенные на этой же ступени лестничной диаграммы, до ближайшего ответвления от аргумента справа вниз. При наличии ответвления справа вниз опускаемся на следующую ступень лестничной диаграммы вниз и продолжаем вычисление по этой ступени, начиная с крайнего левого аргумента и т.д. После проверки аргумента, имеющего только ответвление справа вверх, поднимаемся на верхнюю ступень лестничной диаграммы и продолжаем вычисление в том же порядке, как описано выше (на фиг.6 для иллюстрации все аргументы пронумерованы в порядке вычисления).

В начале вычисления значение функции (выход блока 2) устанавливается равным "1". В процессе вычисления функция может принимать значение "0 в двух случаях: если действительное значение аргумента, имеющего ответвление справа вниз, совпадает со значением аргумента, указанного на лестничной диаграмме, и значение функции при проверке предьдущего аргумента равно 1, или если действительное значение аргумента, не имеющего ответвления справа вниз, противоположно значению аргумента, указанному на лестничной диаграмме, и значение функции при проверке предьдущего аргумента равно "1 .

В первом случае по наличию ответвления справа вниз обнаруживается дизъюнктивный член для той части функции, в которую входит проверяемый аргумент, и установка значения "0" для функции (выход блока 2) означает, что проверенный член дизъюнкции равен "1", следовательно вся дизъюнкция равна "1" и остается найти последний аргумент последнего члена дизъюнкции, после проверки которого

,функция вновь должна принять значе,,íèå, равное "1".

Для нахождения последнего аргумента последнего члена дизъюнкции по ходу вычисления подсчитывается число ответвлений от аргументов справа вниз и справа вверх. Шаг вычислений, в котором число ответвлений справа вверх превышает на единицу число ответвле- ний справа вниз, указывает на последний аргумент последнего члена дизъюйкции. При этом функция (выход блока 2) вновь принимает значение, равное и вычисление продолжается.

5 1269

Во втором случае необходимо определить, имеет ли часть функции, в которую входит только что проверенный аргумент, дизъюнктивный член.Для нахождения диэъюнктивного члена по ходу вычисления функции подсчитывается количество ответвлений от аргумента слева вниз и справа вниз. Шаг вычисления, в котором число ответвлений справа вниз превышает на единицу число ответвлений слева вниз, указывает на наличие дизъюнктивного члена в той части функции, которая приняла значение "0". При этом в следующем шаге вычислений функция. (выход блока 2) вновь принимает значение "1" и вычисление продолжается.

Описанный порядок и правила вычисления позволяют однозначно определить значение функции любой переключатель- 2р ной схемы.

Блок 2 вычисления значения бита логической функции работает следующим образом (фиг.7).

С приходом синхронизирующего импульса 10 (при одинаковых логических сигналах,на суммирующем и вычитающем входах) счетчик не изменяет своего состояния. Передний фронт синхрониэирующего импульса 10 подается на вход узла 17, когда сигналы на остальных входах узла 17 примут установив шиеся значения.

В начале вычисления узел 17 подсчета числа ответвлений диаграммы находит- З5 ся в исходном состоянии (содержимое счетчика равно "0, значение выходного сигнала, а следовательно,, и функции равно ™1"). В процессе вычисления последовательно по шагам для каждого аргумента переключательной схемы сумматор 15 по модулю два проверяет нечетность сигналов,, значение аргумента, указанное на лестничной диаграмме, действительное состояние аргумента и ответвление справа вниз. Если для какого либо аргумента его действительное состояние совпадает со значением, указанным на лестничной диаграмме, и имеется сигнал "Ответвление справа вниз, если ,действительное состояние аргумента

Э . не совпадает со значением, указанным на лестничной диаграмме и отсутствует сигнал "Ответвление справа вниз, то на выходе сумматора по модулю два появляется сигнал, увеличивающий на

"1" через элементы ЗИ-ИЛИ 18 и 2И-ИЛИ

150 Ь

19 значение содержимого узла 17 подсчета числа ответвлений диаграммы, а значение сигнала Ответвление спра" ва вниз" запоминается в триггере 16.

Когда значение содержимого узла

17 подсчета числа ответвлений диаграммы становится отличным от исходного, то значение его выходного сигнала, а следовательно, и функции становится равным 0", При этом элементы ЗИ-ИЛИ 18 и

2И-ИЛИ 19 работают таким образом, что если в триггере 16 записано наличие сигнала нОтветвление справа вниз, то на вход "+" узла 17 подсчета числа ответвлений (диаграммы на фиг.3) подается сигнал Ответвление справа вниз", а на вход н-" — сигнал "Ответвление справа вверх". Если в триггере 16 записано отсутствие сигнала

"Ответвление справа вниз, на вход

"+" узла 17 подсчета числа ответвлений диаграммы подается сигнал нОтветвление слева вниз, а на вход сигнал "Ответвление справа вниз". Kor. да значение содержимого узла 17 подсчета числа ответвлений диаграммы становится равным исходному, значение его выходного сигнала, а следовательно, и функции становится равным "1" и вычисление продолжается.

После проверки всех аргументов реализуемой переключательной схемы значение функции ("1" или "0") снимается с выхода блока 2.

Рассмотрим в качестве конкретного примера работу блока 2 по диаграмме на фиг.6.

Для определенности предположим, например, что аргументы Х1, Х2, Х4, Х5 Х9-Х11 находятся в состояниях, замыкающих электрическую цепь, а остальные аргументы — в состояниях, размыкающих электрическую цепь.

Перед началом вычисления значение функции (выход блока 2) устанавливается равным "1", что соответствует состоянию "О" счетчика 20. Вычисление начинается с аргумента Х1, его действительное состояние равно "1" (включено), Значение Х1, указанное по лестничной диаграмме, равно "1" (нормально открытый контакт) и совпадает с действительным значением аргумента.

Ответвление справа вниз от аргумента

Х1, указывающее, что существует дизъюнктивный член проверяемой части функции, отсутствует. Таким образом, 7 1269 значение функции (выхода) не меняет своего значения

Действительное значение аргумента

Х2 равно »0» (выключен) и совпадает со значением Х2., указанным на лестничной диаграмме (нормально закрытый контакт). Ответвление от аргумента

Х2 справа, вниз отсутствует. Функция (выход) не меняет своего значения, Действительное значение аргумен- 10 та ХЗ равно »0» и противоположно его значению, указанному по лестничной диаграмме, равному »1». Ответвление справа вниз отсутствует. Таким образом, выполняются условия для установки (после проверки аргумента ХЗ) значения функции (выхода) равным »О (состояние счетчика 20 изменяется и увеличивается на единицу), а отсутствие сигнала "Ответвление справа вниз» 20 запоминается в триггере 16.

Со следующего шага начинается подсчет ответвлений от аргументов слева вниз и справа вниз.

После проверки аргумента Х4 сос- 25 . тояние счетчика 20 увеличивается на единицу и становится равным »+2».

После проверки аргумента Х5 состояние счетчика 20 уменьшается на единицу и становится равным »+1». При проверкещр аргументов Хби Х7 состояние счетчика

20 не изменяется. После проверки аргумента Х8 состояние счетчика 20 уменьшается на единицу и становится

Равным »О", а значение Функции (вы 35 ход) принимает состояние, равное »1».

При проверке аргументов Х9 и Х10 состояние функции (выхода) не меняет .своего значения.

Действительное состояние аргумен- 40 та Х11 совпадает со значением, указанным на лестничной диаграмме, и является ответвлением справа вниз.

Выполняются условия для установки (пОсле прОверки X11) значения функ 4>. ции (входа) равным "0» (увеличение состояния счетчика 20 на единицу).

Наличие ответвления справа вниз у аргумента Х11 запоминается в триггере 16.

Со следующего шага начинается подсчет ответвлений справа вниз и справа вверх.

После проверки аргумента Х12 состояние счетчика 20 уменьшается на единицу и становится равным »О", значение функции выхода становится рав»» ным 1 . Деиствительное состояние

tS0 8 аргумента Х13 противоположно значению, указанному на лестничной диаграмме, и нет ответвления справа вниз, поэтому после проверки Х13 состояние счетчика 20 увеличивается на единицу. Отсутствие ответвления справа вниз запоминается в триггере 16, а состояние функции (выхода) становится равным »О».

Со следующего шага (катушка реле) начинается подсчет ответвлений слева вниз и справа вниз. Так как катушка имеет ответвление справа вниз, после ее проверки состояние счетчика 20 уменьшается на единицу и становится равным »0». Значение функции (выхода) становится равным »1». Блок 2 готов к последующим вычислениям. В шаге вычисления, когда проверяется катушка, значение функции (выхода) »считывается как результат вычисления, т.е. в данном случае катушка должна быть выключена.

Формула изобретения

1. Процессор программируемого контроллера, содержащий операционный блок, два блока шинных формирователей, мультиплексор и блок вычисления значения бита логической функции, причем информационный выход операционного блока соединен с входом кода операции блока вычисления значения бита логической функции и управляющим входом мультиплексора, выход признака обращения к внешней памяти операционного блока соединен с входами синхронизации первого и второго блоков шинных формирователей и блока вычисления значения бита логической функции, информационный выход первого блока шинных формирователей соединен с информационным входом мультиплексора, выход которого соединен с входом аргумента блока вычисления значения бита логической функции, информационный вход-выход операционного блока соединен с информационным входом-выходом второго блока шинных формирователей, выход которого соединен с информационным входом первого блока шинных формирователей, информационный выход операционного блока и информационный вход-выход первого блока шинных формирователей подключены соответственно к выходу адреса обращения к внешней памяти процессора и к информационной шине про1269

9 цессора, отличающийся тем, что, с целью повышения быстродействия, в него введены селектор и дешифратор, вход которого соединен с информационным выходом операционного ,блока, выход дешифратора соединен с управляющим входом селектора, первый информационный вход которого соединен с выходом блока вычисления значения бита логической функции, второй инормационный вход селектора соединен выходом первого блока шинных формирователей, выход селектора соединен с информационным входом второто блока шинных формирователей, выход селектора соединен с информационным входом второго блока шинных формирователей, при этом блок вычисления значения бита логической функции содер10 жит сумматор по модулю два, триггер, 20 элемент ЗИ-ИЛИ, элемент 2И-ИЛИ и узел подсчета числа ответвлений, содержащий счетчик, три элемента И, три элемента И-НЕ, элемент НЕ и элемент ИЛИ, причем первый вход сумматора по модулю два подключен к входу аргумента блока вычисления значения бита логической функции, второй вход сумматора по модулю два соединен с первым вхо-, дом первого элемента И и подключен к

30 первому разряду входа кода операции блока вычисления значения бита логической функции, третий вход сумматора по модулю рой вход первого элемента И соединен с первыми входами первого и второго элементов И-НЕ и подключен к пятому разряду входа кода операции блока вычисления значения бита логической функции, третий прямой вход элемен та ЗИ-ИЛИ соединен с первым инверсным входом второго элемента И и подключен к шестому разряду входа кода операции блока вычисления значения

50 два соединен с первыми прямыми входами элемента ЗИ-ИЛИ и элемента 2И-ИЛИ 35 с информационным входом триггера и подключен к второму разряду входа кода операции блбка вычисления значения бита логической функции, вторые прямые входы элемента ЗИ-H3IH и элемента 2И40

ИЛИ подключены соответственно .к третьему и четвертому разрядам входа кода операции блока вычисления значения бита логической функции„ вто10

150 бита логической функции, вход элемента НЕ соединен с вторым инверсным входом второго элемента И и подключен к входу синхронизации блока вычисления значения бита логической функции, выход сумматора по модулю два соединен с четвертым прямым входом элемента ЗИ-ИЛИ, выход триггера соединен с пятым прямым и с первым инверсным входами элемента ЗИ-ИЛИ, с третьим прямым и первым инверсным входами элемента 2И-ИЛИ, выход элемента ЗИИЛИ соединен с вторым входом первого элемента И-HE и с первым входом третьего элемента И-HE выход элемента

2И-ИЛИ соединен с вторыми входами второго и третьего элементов И-HE выходы первого и второго элементов И соединены соответственно с первым и вторым входами третьего элемента И, выход элемента НЕ соединен с третьими входами первого и второго элементов ,И-НЕ, выход третьего элемента И-НЕ соединен с четвертыми входами первого и второго элементов И-НЕ, выход третьего элемента И соединен с входом обнуления счетчика, выход первого элемента И-НЕ соединен с суммирую щим входом счетчика, выход второго элемента И-НЕ соединен с вычитающим входом счетчика, выход счетчика соединен с входом элемента ИЛИ, выход которого соединен с шестым прямым, вторым и третьим инверсными входами элемента ЗИ-ИЛИ, с вторым и третьим инверсными входами элемента 2И-ИЛИ, с входом синхронизации. триггера и подключен к выходу блока вычисления значения бита логической функции.

2. Процес.сор по п,1, о т л и ч а- ю шийся тем, что селектор содержит восемь элементов 2И-ИЛИ, первые прямые входы которых подключены поразрядно к первому информационному входу селектора, инверсные входы и вторые прямые входы элементов 2И-ИЛИ поразрядно подключены к управляющему входу селектора, третьи прямые входы всех элементов 2И-ИЛИ подключены поразрядно к второму информационному входу селектора, выходы всех элементов 2И-ИЛИ поразрядно подключены к выходу селектора.

1269150 иг 2

1269150

12 1f А 5)Af4(At3)At2IAff lAfOIAO А8 )A7 46 )A5 ) А4 )A3 А2 А1 АО ) 1 1 f Π— Ирос

1 1 I

1 L Оп оеволенае слеба бниз

I. 1 Ов5еа5ление спраоа ониз

1 ОпМеа5пение сараба Яерх

l f — авиа

0- Daum (проазоопьныи рориав)

Фиг.5

I 1

I I

1 1

I

I! /\ /1

I !

1 ! 1 1 Нокер канала

1 (оиаа)

I АП AN Функиая

0 f — ЗС ! f f —:№

I ΠΠ— <

I Ижерпорта

1 Юоода-ЙгЮода

unu npoeemyвочнойрункции

1269150

Xf Х2 ХЯ Х4 ХЮ Xf3 Yf

+--2 С--Ф--2/t- -+--2 — +--2 C + — ) Е--+ — +-- 2 Е--+--t ) — +

1 (!

Хб Х7 Х8 I I

+ + + — 2 С-Ф вЂ” 2/ — + — 2 Е--+ +

1 I

I ХЯ Х10 ХН I

+--3/С--+--2 — +--- — --2 t--+-----+

I 1

АСТАРТ: LDA Xf (Xf2 1

LDA Х2 +-- — — +- Л/ — +- — --+

LDA ХЗ

LDA Х4

LD4 Х5

LDA Хб

LDA Х7

LDA Хв

LDA Х9

LDA N0

LDA Х44

LDA Х/2

ИА ХВ

STA Yf.IМР $ТАРТ

2 С - Нармальнооакрь!алый конвака

Ш вЂ” Нормально закрьипыи конвакв () — Катуаска реле

Фиг.6

Улрабляющиб блад

Выпад сумматора по модулю дда ff

Юьааа гкриггера 7о оьиод элемент зи-или

Зйгад элемент р-илн

i %дадуюа f7 падсчепю числа ото етдлениФ далюраммы фиг 7

Составитель Л.Андрианов

Техред М.Ходанич

Корректор А.Обручар

Редактор А.Шишкина

Заказ 6038/52 Тираж. 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическо предприятие, г. Ужгород, ул. Проектная, 4