Устройство для деления двоичных чисел

 

Изобретение относится к вычислительной технике и может быть использовано для создания специализированных вычислительных машин. Цель изобретения - повьшение быстродействия за счет исключения потерь времени на сдвиг делителя до начала деления и частного после его окончания, а также за счет минимизации числа циклов деления при заданной точности получения результата. Устройство содержит блоки определения значащей части делимого и делителя, коммутаторы делимого и делителя, регистры делимого, делителя и частного, два блока сравнения, сумматор, два сумматора-вычитателя и блок управления. 2 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4

ОПИСАНИЕ ИЗОБРЕТ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3894800/24-24 (22) 15.05.85 (46) 15. 11.86 . Бюл. № 42 (72) 3.Д. Еремеева и В.А. Черепов (53) 681.325(088 ° 8) (56) Авторское свидетельство СССР № 646331, кл. G 06 F 7/52, 1979.

Авторское свидетельство СССР № 1103224, кл. С 06 F 7/52, 1982, (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ

ЧИСЕЛ. (57) Изобретение относится к вычислительной технике и может быть использовано для создания специализи„„SU„„1270758 А1 рованных вычислительных машин. Цель изобретения — повышение быстродействия за счет исключения потерь времени на сдвиг делителя до начала деления и частного после его окончания, а также за счет минимизации числа циклов деления при заданной точности получения результата. Устройство содержит блоки определения значащей части делимого и делителя, коммутаторы делимого и делителя, регистры делимого, делителя и частного, два блока сравнения, сумматор, два сумматора-вычитателя и блок управления.

2 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычис— лительных машинах.

Цель изобретения — повьппение быстродействия.

На фиг. 1 изображена. структурная схема предлагаемого устройства для деления двоичных чисел, на фиг . 2-функ— циональная схема блока управления.

Устройство для деления двоичных чисел (фиг. 1) содержит вход 1 кода делимого, вход 2 кода делителя, вход 3 кода точности деления, вход 4 сигнала сопровождения, блок 5 определения значащей части, делимого, состоящий из узла выделения приоритета 5< и шифратора 5, блок 6 определения значащей части делителя, состоящий из узла выделения приоритета б и шифратора 6,.сумматор 7, дополнительный сумматор-вычитатель

8; коммутатор 9 делимого, коммутатор 10 делителя, блок 11 управления, дополнительный блок 12 сравнения кодов, регистр 13 делимого, регистр

14 делителя, сумматор-вычитатель 15, блок 16 сравнения кодов, регистр 17 частного, выход частного 18, выход

19 окончания деления устройства.

Блок управления (фиг ° 2) содержит триггер 20, вычитающий счетчик: 21 циклов, первый элемент НЕ 22, первый элемент И 23, генератор 24 импульсов, регистр 25 сдвига, В-триггер 26, второй элемент HE 27, второй элемент И 28, элемент ИЛИ 29, третий элемент И 30.

Устройство работает следующим образом.

На входы 1, 2 и 4 устройства (фиг. 1) поступают и и и разрядные коды делимого А, делителя В вместе с сигналом сопровождения. В блоках 5 и 6 определения значащей части делимого и делителя определяется число значащих разрядов кодов делимого и делителя и результат кодируется m, ш разрядным кодом. При

Я В этом число значащих разрядов каждого кода определяется как разность между разрядностью соответствующего кода (ri, n ) и числом старших нулел вых разрядов, следующих в нем подряд.

Если, например, на входы 1 и 2 устройства поступили 8-разрядные коды

А и В, которые равны 10010010 и

00010101 соответственно, то на вы ходах прямого кода блоков 5 и 6 определения значащей, части делимого и делителя формируются 4-разрядные коды 1000, 0101, а на выходы обратного кода блока 6 определения значащей части делителя поступает код 1010.

Выходные коды блоков 5 и 6 опре"деления значащей части делимого и делителя управляют процессом коммутации соответствующих входных кодов в коммутаторах 9 и 10 делимого и делителя так, что первый разряд их выходного кода соответствует первому значащему разряду ("1") входного кода, второй разряд выходного кода— второму, следующему за значащим, разряду входного кода и т.д. Поэтому для рассмотренных значений кодов

А = 10010010 и В = 00010101 на выходы коммутаторов 9 и 10 делимого и делителя поступают соответственно коды А = 10010010 и В = 10101000, которые записываются в регистры 13 и 14 делимого и делителя по сигналам разрешения записи делимого и делителя формируемым на выходах блока 11 управления.

После записи делимого и делителя

30 . в соответствующие регистры 13 и 14 начинается процесс деления, который заключается в следующем, Содержимое .регистров 13 и 14 делимого и делителя сравнивается в блоке 16 сравнения кодов и одновременно на выходе сумматора-вычитателя 15 формируется разность регистров 13 и 14 делимого и делителя, которая записывается в коммутатор 9 делимого по сигналу синхронизации (сигнал Т4) с первого

40 выхода регистра 25 сдвига блока 11 управления. В том случае, если содержимое регистра 13 делимого не меньше содержимого регистра делителя; т.е. А )y В, то разность делимого и делителя с выхода коммутатора 9 делимого переписывается затем по сигналу, разрешение записи делимого в регистр 13 делимого со сдвигом — за счет коммутации на один разряд влево. 0 Одновременно с записью разницы (А-В) в коммутатор 9 делимого производится сдвиг в регистре 17 частного и запись в младший разряд его единицы, так как А 3 В. В том случае, .если содержимое регистра 13 делимого меньше содержимого регистра t4 делителя, т.е. А (В, тогда перезапись разности А-В из коммутатора 9 дели 270758

<5

m = )1од (и+1)(, r= (1„+К) — 2

35 мого в регистр 13 делимого не производится, а содержимое регистра 13 делимого сдвигается влево на один разряд по сигналу "Сдвиг", формируемом на выходе элемента И 30 блока

11 управления. Причем блок 11 управления формирует либо сигнал разрешения записи делимого на выходе элемента И 28 А Ъ В, либо сигнал "Сдвиг на выходе элемента И 30, а формирование одного иэ этих сигналов всегда происходит после формирования сигналов на первом выходе регистра 25 сдвига блока 11 управления, т.е. после момента времени записи разности в коммутатор 9 делимого и сдвига информации в регистре 17 частного.

В случае, если А < В, то в младший разряд регистра 17 частного записывается "0", так как при сдвиге информации в нем на информационный вход поступает низкий уровень от блока 16 сравнения кодов. Этим заканчивается процесс формирования очередной цифры частного.

Число циклов деления r, т.е. число знаков в частном не постоянно, а зависит от кода точности деления, поступающего на вход 3 устройства и от соотношения значащих частей делимого и делителя в соответствии с выражением .де К вЂ” код точности деления, поступающий на вход 3 устройства деления;

ӄ, 1 —

m,,m — разрядные. коды числа 40

4 символов в значащей части делимого и делителя.

Формирование кода числа циклов деления производится сумматором 7 и сумматором-вычитателем 8 до начала .45 деления, т.е. при поступлении кодов делимого и делителя на входы 1 и 2 устройства. Значение r с выхода дополнительного сумматора-вычитателя 8 записывается по сигналу сопровожде- 50 ния на входе 4 устройства в блок 11 управления, который после выполнения соответствующего числа циклов деления вырабатывает сигнал, поступающий на выход 19 устройства. Момент.форми-55 рования сигнала блоком 11 управления определяет момент окончания процесса деления, когда в регистре 17 частного записан результат деления, причем младшие К разрядов регистров 17 частного — дробная часть результата деления, число цифр в которой равно коду точности деления на входе 3 устройства.

Результат деления может формироваться на выходе устройства сразу же после поступления кодов делимого, делителя и сигнала сопровождения, если он равен нулю. В этом случае при заданной точности частное равно нулю, поэтому сумма не выходе сумма-. тора 7 0 +V меньше значащей части

А делителя 1 и на выходе блока 12 в сравнения формируется сигнал устанавливающий в ноль регистр 17 частного и счетчик числа циклов блока 11 управления, поэтому на выход счетчика

21 циклов блока 11 управления поступает сигнал, определяющий конец деления чисел А и В.

Формирование кодов, обозначающих значащую часть делимого и делителя, производится аналогично, поэтому блоки 5 и 6 содержат узел вьщеления приоритета и шифратор, причем разрядность кода обозначения значащей части равна: где n — разрядность делимого или делйтеля; ближайшее наибольшее целое. Код делителя с входа блока поступает на узел вьделения приоритета, расшифровывающий кодовые комбинации

01..., 001, 001... .., 00000001 соответственно и формирующий при этом на выходе высокий уровень, а .для кодов, старший разряд которых равен

1, дешифрация не производится и сигнал с входа 2 делителя поступает на первый вход шифратора 6, на остальные входы которого поступают выходные сигналы блока вьделения приоритета 6„. При формировании кода, обозначающего значащую часть делителя в шифраторе 6, преобразуется позиционный код номера выхода канала узла вьделения приоритета, на котором сформировался высокий уровень, в двоичный 4-разрядный прямой и обратный коды в соотвЕтствии с данными таблицы.

1270758

Прямой код на выходах шифрато ра

Обратный код на выходах шифратора

Код делителя

1000

° ° ° ° ° ° °

0111

01 ° ° ° ° ° °

0111

1000

0 110

1001

001.....

0101

1010

0001....

0100

1011

00001...

0011

1100

000001..

0000001.

00000001

1101

0010

1110 0001

Вследствие того, что в блоке 6 определения значащей части делителя используется обратный код делителя, то в названном блоке содержатся элементы НЕ.

Управление процессом деления в устройстве осуществляется блоком 11 управления (фиг. 2), работающем в ждущем режиме, причем запуск его осуществляется при поступлении сигнала сопровождения на вход S- григгера 20.

В исходном состоянии триггер 20 и D-триггер 26 установлены в ноль, на входе "Сброс" счетчика 21 — высокий уровень, поэтому он не считает импульсы, а на всех выходах блока 1 1 управления — низкий уровень.

При поступлении сигнала сопровождения на вход триггера 20 устанавливается низкий уровень на входе

"Сброс" вычитающего счетчика 21 циклов. Сигнал с прямого выхода триггера 20 разрешает запись единицы в регистр 25 сдвига по сигналу от генератора 24 импульсов. После появления высокого уровня на первом выход» регистра 25 сдвига по следующему сигналу генератора 24 на первом выходе регистра 25 сдвига появляется низкий уровень, а на втором выходевысокий уровень. В результате син5

t5

$5

f0

55 хронно с сигналом сопровождения запускается регистр 25 сдвига,. формируя при этом на выходах два импульса Т„ и Т, которые, не совпадая во времени, следуют друг за другом.

Сигнал Т поступает на первый выход блока 11 управления, синхронизируя процесс записи информации в коммутатор 10 делителя и осуществляя сдвиг информации в регистре 17 частного.

Первый сигнал. Т> сформированный после поступления сигнала сопровождения, через элемент И 28 поступает на выход блока управления, а по заднему фронту устанавливает в единицу

D-триггер 26, высокий уровень с прямого выхода которого поступает на выход блока 11 управления, управляя коммутацией информации, а по переднему фронту вводя в регистр 14 делителя код делителя. Сигнал Т поступает на выход элемента И 28, если он первый по счету с момента начала деления, или если на вход анализа элемента ИЛИ 29 поступает высокий уровень, т.е. если делимое не меньше делителя. В первом случае входной код делимого, а во втором — код разности делимого и делителя записывается в регистр 13 делимого. Если в некотором цикле деления делимое меньше делителя, то на вход анализа поступает низкий уровень, который запрещает прохождение сигнала Т на второй выхоц блока управления и разрешает его прохождение на выход элемента И 30, т. е, на выход блока управления, при этом производится один сдвиг влево в регистре 13 делимого.

Управление количеством циклов депения производится счетчиком 21, перед началом деления, в который низким уровнем с выхода 1)-триггера 26 (до момента его включения) осуществляется ввод кода числа циклов деления с входа устройства управления, Каждый цикл деления включает два такта (сигналы Т < и Т ), причем в первом цикле в регистре делимого и делителя 13 и 14 записываются делимое и делитель, а во всех последующих — происходит непосредственно деление чисел. После окончания очередного цикла деления по сигналу Т из содержимого счетчика 2 вычитает 1 ся единица. После выполнения числа циклов деления на единицу большего кода числа циклов деления на инфор70758 мационном счетчике 21 входе на выходе "3aeM" счетчика формируется сигнал, определяющий момент окончания деления. Этот сигнал поступает на выход 19 устройства, причем в блоке управления сигнал на выходе счетчика циклов устанавливает в исходное (нулевое) состояние триггер 20 и D-триггер 26.

В том случае, если деление данных чисел производить не надо (результат равен нулю), то на вход сброса счетчика 21 вычитающего циклов поступает высокий уровень, который устанавливает в ноль счетчик и по первому сигналу Т регистра 25 сдвига а счетчике формйруется сигнал "Заем", определяющий окончание процесса деления.

В предлагаемом устройстве процесс деления начинается сразу после поступления делимого, делителя и сигнала сопровождения на входы 1, 2 и 4 устройства, а результат деления— частное формируется одновременно с моментом окончания деления (по переднему фронту синхросигнала).

Устройство для деления двоичных чисел, содержащее регистры делимого, делителя, частного, сумматор-вычитатель, блок сравнения кодов и блок управления, содержащий регистр сдвига, вычитающий счетчик циклов, триггер, генератор импульсов, три элемента И, причем выход регистра делимого соединен с первыми входами сумматора-вычитателя и блока сравнения кодов, второй вход сумматора-вычитателя соединен с выходом обратного кода регистра делителя, выход прямого кода которого соединен с вторым входом блока сравнения кодов, выход которого соединен с входом анализа блока управления, выход разрешения записи делимого которого соединен с входом разрешения записи регистра делимого, вход. разрешения сдвига которого соединен с выходом разрешения сдвига блока управления, выход разрешения записи делителя которого соединен с входом разрешения записи регистра делителя, выход регистра частного является выходом результата устройства, о т л и ч а ющ е е с я тем, что, с целью повышеформула изобретения

ЗО

8 ния быстродействия, в него вве) ены блок определения значающей части делимого, содержащий узел вьщеления приоритета и шифратор, блок определения значащей части делителя, содержащий узел выделения приоритета и шифратор, коммутаторы делимого и делителя, сумматор, дополнительные сумматор-вычитатель и блок сравнения кодов, причем вход блока определения значащей части делимого является входом делимого устройства и соединен с входом узла вьщеления приоритета блока определения значащей час-. ти делимого и с первым информационным входом коммутатора делимоГо, второй информационный вход которого соединен с выходом сумматора-вычитателя, выход коммутатора делимого соединен с информационным входом регистра делимого, вход блока определения значащей части делителя явля-. ется входом делителя устройства и соединен с входом узла выделения приоритета блока определения значащей части делителя и с информационным входом коммутатора делителя, выход которого соединен с информационным входом регистра делителя, выход узла выделения, приоритета блока определения значащей части делимого соединен с входом шифратора блока определения значащей части делимого, выход которого соединен с первым уп.равляющим входом коммутатора делимого и с первым входом сумматора, второй вход которого является входом кода точности деления устройства, прямой выход узла выделения приоритета блока определения значащей части делителя соединен с входом шифратора блока вьщеления значащей части делителя, прямой выход которого соединен с управляющим входом коммутатора делителя и первым информационным входом дополнительного блока сравнения кодов, второй информационный вход которого соединен с выходом сумматора и с первым входом дополнительного сумматора-вычитателя, второй вход которого соединен с инверс- ным выходом шифратора блока определения значащей части делителя, выход блока сравнения кодов соединен с информационным входом регистра частного, вход разрешения сброса которого соединен с выходом дополнительного блока сравнения кодов и с

9 1 первым входом разрешения сброса вычитающего счетчика циклов блока управления, информационный вход которого соединен с выходом дополнительного сумматора-вычитателя, вход синхронизации дополнительного блока сравнения кодов является входом сигнала сопровождения устройства и соединен с единичным входом триггера блока управления, в который дополнительно введены D-триггер и два элемента НЕ, элемент ИЛИ, причем прямой выход триггера соединен с первым входом первого элемента И, выход которого соединен с информационным входом регистра сдвига, тактирующий вход которого соединен с выходом генератора импульсов, выход старшего разряда регистра сдвига соединен с . входом разрешения сдвига регистра частного и входом синхронизации коммутатора делимого устройства и с

/ входом первого элемента НЕ, выход которого соединен с вторым входом первого элемента И, выход младшего разряда регистра сдвига соединен с первыми входами второго и третьего .элементов И, с тактирующим входом

D-триггера и входом заема вычитающего счетчика циклов, второй вход

270758 о разрешения сброса которого с .:.","нен с инверсным выходом триггера, вход разрешения сброса которого соединен с входом разрешения сброса D-триггера и с выходом заема вычитающего счетчика циклов и является выходом окончания деления устройства, информационный вход D-триггера соединен с входом логической единицы, 10 прямой выход D-триггера — с инверсным входом разрешения записи вычитающего счетчика циклов и с вторым входом третьего элемента.И, третий вход которого соединен с выходом д второго элемента НК, вход которого соединен с вторым входом второго элемента И и с выходом элемента ИЛИ, первый вход которого соединен с инверсным выходом П-триггера, второй

20 вход элемента ИЛИ является входом анализа блока управления, выход второго элемента И является выходом разрешения записи делимого блока управления, прямой выход D-триггера

25 является выходом разрешения записи делителя блока управления и соединен с вторым управляющим входом коммутатора делимого, выход третьего элемента И является выходом разрешения сдвига блока управления.

1270758

Редактор Ю.Середа

Заказ 6244/51

Производственно-,полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

8ged

Br д М

Составитель Н.Маркелова

Техред Л. Сердюкова .. Корректор Л. Пилипенко

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5