Пороговое логическое устройство @ из @

 

Изобретение относится к,области автоматики и вычислительной техники и может быть использовано в системах управления и обработки информации. Цель изобретения - расширение функци ; ональных возможностей устройства, достигается благодарятому, что каждый элемент И дополнен до элемента И-ИЛИ, введены m дополнительных элементов И-ИЛИ, m элементов сравнения, m дополнительных элементов задержки, Dтриггеры 4, 5, инвертор 6, п-разрядс В ; ный универсальньй сдвиговьй регистр 8. При этом все элементы И-ИЛИ И-НЕ и элементы задержки объединены в посЮ О 00 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

PECn1t EillHH до 4 H 03 К 19/23

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPGHOMV СВИДЕТЕЛЬСТВУ

--ид i g,t,<

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

° (21) 3913970/24-21 (22) 19.06.85 (46) 15.11.86. Бюл, Н - 42 (71) Специальное конструкторское бюро "Титан" (72) С.А.Сажин, О.А.Любарский, Е.И.Бессонов и В.П.Фисун (53) 681.325.65 (088.8) (56) Авторское свидетельство СССР

Н - 818016, кл. Н 03 К 19/23, 1979.

Авторское свидетельство СССР

1l 818017, кл. H 03 К 19/23, 1979 °

ÄÄSUÄÄ 1270890 A 1 (54) ПОРОГОВОЕ ЛОГИЧЕСКОЕ УСТРОЙСТВО п ИЗ n° ... (57) Изобретение относится к,области автоматики и вычислительной техники и может быть использовано в системах управления и обработки информации.

Цель изобретения — расширение функцйв ональных возможностей устройства, достигается благодаря- тому, что каждый элемент И дополнен да элемента И-ИЛИ, введены m дополнительных элементов

И-ИЛИ, тп элементов сравнения, m дополнительных элементов задержки, Ртриггеры 4, 5, инвертор 6, и-разряд, ный универсальный сдвиговый регистр

8. При этом все элементы И-ИЛИ И-НЕ и элементы задержки объединены в пос1270890 ледовательные цепи 9, содержащие К двоичном коде для любых кодовых коми о каскадов. Устройство позволяет бинаций. Использование микросхем обрабатывать информацию как в парал- средней степени интеграции позволяет лельном, так и в последовательном удешевить устройство. 2 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в импульсных системах управления и обработки информации.

Целью изобретения является расширение функциональных воэможностей порогового логического устройства m из и за счет возможности обработки сигналов как в параллельном, так и в последовательном коде.

На фиг.1 изображена принципиальная схема устройства.

Она содержит элемент 1 задержки, элемент И-ИЛИ 2, элемент 3 сравнения, первый D-триггер 4, второй D-триггер

5, инвертор б,.элемент И-НЕ 7,, универсальный сдвиговый регистр 8, цепь

9, содержащую К последовательно соединенных каскадов, цепь,О, содержащая последовательно соединенньг< каскадов.

На фиг.2 приведены временные диаграммы напряжений в точках, обозначенных на фиг.1 соответствующими буквами.

В исходное состояние устройство приходит при подаче на его вход 11 (А) сигналя логического нуля. При этом первый триггер 4 устанавливается в нулевое состояние. Ясли к этому времени второй триггер 5 находился в единичном состоянии, то после появления логической единицы на выходе цепи 9, состоящей из 1 каскадов (точка), триггер 5 также установится в нулевое состояние. При этом на выходе элемента И-НЕ 7 и на выходах всех элементов И-ИЛИ цепи 10, состоящей из п каскадов, присутствует единичный логический сигнал, а на:выходах всех элементов И-ИЛИ 2 цепи 9 нулевой логический сигнал. Значение сигналов на выходах универсального регистра может быть любым.

Запуск устройства осуществляется подачей на его вход 11 (А) единичного а логического сигнала. Это приводит к появлению на выходе элемента И-НЕ 7 нулевого логического сигнала, который поступает на вход цепи 10 и на вход

С универсального сдвигового регистра

8 (точка В). В этот момент происходит запись входной информации в регистр 8.

Время прохождения отрицательного перепада сигнала с выхода элемента

10 И-НЕ 7 по цепи 1О Т зависит от количества нулевых битов информации, записанных в последних 1ъ разрядах регистра 8, н определяется выраже— нием

Т, -х i+m

10 1 2У (1) где х — количество битов, имеющих значение логического нуля;

/ 1 — время задержки элемента задержки 1; т

2Π— время отключения элемента

2.

И-ИЛИ 2; - количество каскадов цепи 10.

Когда на выходе цепи 10 (точка Б) появится нулевой логический сигнал, на выходе элемента И-НЕ 7 возникнет . положительный перепад сигнала. Этот перепад поступит на вход С второго

П-триггера 5 и приведет его в единичное состояние ° Положительный перепад сигнала с прямого выхода этого тригФ гера поступит на вход цепи 9 (точка Г) .

Время прохождения положительного перепада с выхода второго 3 -триггера

5 по цепи 9 Т зависит от количества

It tt

35 нулевых битов, записанных в первых

k разрядах регистра 8 и определяется выражением

Т =у 2 ++k, (2)

4О где у — количество битов, имеющих значение логического нуля; — количество каскадов цепи 9; — время задержки элемента задержки 1;

1*- время включения элемента

И-ИЛИ 2.

1270890

Время прохождения положительнОГО перепада напряжения с выхода элемента

И-НЕ 7 по цепи 10 Т, определяется количеством "единичных" битов информации, записанных в m разрядах реги- стра 8, так как теперь на ныходе цепи

10 (точка Б) и соответственно на первых входах элементов 3 сравнения присутствует сигнал логического нуля.

Это время определяется по формуле 0

Т =(m-x) i +m (3), ю

Если Тз меньше чем Т,, то положительный перепад напряжения с выхода цепи 9 на вход С первого Э-триггера

4 поступит раньше, чем на его Э-вход 5 придет сигнал логической единицы с выхода цепи 10, и триггер 4 не изменит своего состояния. В то же время сигнал логического нуля с выхода инвертора 6 установит второй 1)-триггер 20

5 в нулевое состояние, что приводит к появлению сигнала логического нуля . на выходе цепи 9 (точка Д) и сигнала логической единицы-на выходе инвертора 6. При этом на выходе 12 элемента 25

И-НЕ 7 (точка В) вновь возникает отрицательный перепад сигнала, в регистр 8 запишется новая информация и цикл работы устройства понторится.

Если же окажется, что Т больше, и 3 чем Т, то сигнал логической единицы на выходе цепи 10 появится раньше, чем на выходе цепи 9. Тогда в момент появления положительного перепада напряжения с выхода цепи 9 (точка Д) 35 на входе первого Э-триггера 4, пос-- ледний перейдет в единичное состояние, так KGK Ha его D-вход в этот момент поступает сигнал логической единицы с выхода цепи 10 (точка Б). 40

С инверсного выхода первого триггера

4 на пятый вход элемента И-НЕ 7 поступит сигнал логического нуля, который запрещает поянление на выходе элемента И-НЕ 7 сигнала логического 45 нуля, после того, как произойдет сброс в нулевое состояние второго Э " триггера 5 и на выходе инвертора 6 вновь появится сигнал логической единицы., 50

Работа устройства приостанавливается до момента появления на входе

А устройства сигнала логического нуля.

Наличие сигнала логической единицы на выходе первого 9-триггера 4 И (точка Е), который является выходом устройства означает, что в регистре

8 записано » -разрядное дноичное число, код которого содержит количество нулевых битов, преньш ающее число щ .

При подаче на вход А устройства сигнала логического нуля первый D —триггер 4 устанавливается в нулевое состояние. и устройство приходит н исходное состояние.

Новая двоичная информация записывается в регистр 8 в момент появления на входе А единичного сигнала. Запись входной информации может осуществляться днумя различными способами, в зависимости от сигнала, поданного на вход V выбора режима работы регистра 8. Ee H He xo V подан сигнал логического нуля — работа в параллельном коде, то на выходы регистра

8 переписынается и -разрядный двоичный код, который присутствует на входах Р,... О„в момент появления отрицательного перепада на входе С реги-стра 8. Если же на вход V подан единичный логический сигнал — работа в последовательном коде, то ранее записанная информация сдвигается на один разряд, а в первый разряд регистра 8 заносит бит информации с входан, Независимо от режима работы устройстна,цикл работы устройства будет к постоянен и равен Т =T +Т ; т.е, пеь <о ю» риод У следования отрицательных импульсов с выхода элемента И-НЕ 7 (точка В) при непрерывной циклической работе устройства, когда выполняется

S условие Т, - Т,, о

Подставляя н это условие ныражения для T„, Т, (см. выражения 2 и 3 описания) получим (ш х) 1+ш > y ii+1 ф или: ш >(х+

+у) i<+(k m)

Если выбрать время зацержки элемента 1 задержки так, чтобывыполнялось неравенство (k-m} 0»5 то время отклонения элемента И-ИЛИ ,»уS

2 — » можно не учитывать, и условие непрерывной циклической работы устройства примет вид

" > (x+y) i<» т.е. my х+у, где m — число, характеризующее порог срабатывания устройств ва, равное числу каскадов цепи 10

x+y — общее количестно битов, имеющих значение логического нуля в и-разрядном двоичном коде, поступившем ННЧО на устройство от источника информации.

Это означает, что устройство после запуска периодически опрашивает источник информации, пока не встретится кодовая кимбинация, количество нулей н которой превышает порог п .

Период можно вычислить, используя выражения (1) и (2)

T =xt +m i., +(m-х) ", +m" =х -х +ш(+ ., к т 2+ г

+Т. + ) =тп 1 (1+-- —,-- )" m ь

Р 1 1

Если же порог превышен, работа устрой. ства приостанавливается, при этом н регистре 8 сохраняется кодовая комбинация, вызвавшая остановку, и на выходе устройства появляется сигнал.

Для повторного запуска устройства на его вход А необходимо подать нуле- 0 вой логический сигнал, при подаче которого сбрасывается выходной сигнал, а при снятии — в регистр 8 записывается новая информация и работа устройства возобновляется.

Формулаизобретения

Пороговое логическое устройство п из И, содержащее k элементов И и k 0 элементов задержки (где k = и-rn) вь:ход -Fo их которых соединен с первым входом i-го элемента И, вход первого элемента задержки соединен со вторыми входами всех элементов И, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет возможности обработки сигналов как в параллельном, так и в последовательном кодах, каждый эле- 40 мент И дополнен до элемента И вЂ И, а также введены п дополнительных эле— ментов И-ИЛИ, n — разрядный универсальный сдвиговый регистр, п элементов сравнения, m дополнительных элементов45 задержки, два D-триггера, инвертор и элемент И-НЕ, нсе элементы И-ИЛИ и элементы задержки объединены в две последовательные цепи, содержащие соответственно k и каскадов, н кото- 50 рых первые входы дополнительных элементов И соединены с входами соответствующих элементов задержки, которые соединены с выходами соответствующих предыдущих элементов И-ИЛИ, в первой цепи из k элементов вторые входы дополнительных элементов И соединены с выходами и -разрядного регистра сдвига, нход первого элемента задержки соединен с прямым выходом второго

D òðèããåðà, а выход последнего из элементов И-ИЛИ с С-входом первого

P — триггера и через инвертор с первым входом элемента И-НЕ и --входом второго D-триггера, во второй цепи из

vn элементов первые входы первых и вторых групп входов по И каждого из дополнительных элементов И-ИЛИ соединены соответственно с выходом и входом соответствующего дополнительного элемента задержки, которые в каждом из каскадов, кроме первого, соединены с выходом предыдущего элемента И-ИЛИ, вторые входы элементов И соединены с инверсными ElbJxopBMH элементов сравнения, вторые входы дополнительных элементов И соединены с прямыми выходами элементов сравнения, вход первого из т элементов задержки соединен с выходом элемента И-НЕ и со С-входами второго B триггера и универсального регистра„ выход последнего элемента И-ИЛИ этой цепи соединен со вторым входом элемента И-НЕ, с 3входом первого Pj -òðèããåðà и с первыми входами всех элементов сравнения, вторые входы всех элементов сравнения соединены с остальными п выходами универсального регистра, информационные входы j)......)) и1 которогоявляются информационными входами устройства, а вход Y -входом выбора режима, иннерсный выход второго g-триггера соединен с третьим входом элемента

И-НЕ, четвертый вход последнего соединен с D -входом второго 7)-триггера, ь;-входом первого )) -òpèããåðà и является входом запуска устройства, пятый вход элемента И-НЕ соединен с инверсным выходом первого )З-триггера, прямой выход которого является выходом устройства.

1270890

Составитель

Техред М.Ходанич

Корректор В.Синицкая

Редактор А.Долинич

Подписное

Заказ 6253/57 Тираж 816

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4