Запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в системах управления, построенных на основе микропроцессорной техники. Целью изобретения является повышение надежности устройства . Устройство содержит генератор импульсов, распределители импульсов, блок управления, блок местного управления , регистр адреса, блок перебора команд, накопитель, блок обнаружения ошибок, регистр микрокоманд. 3 з.п. ф-лы, В ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСГ1УБЛИН

gg 4 С 1.1 С 29/00

"1 У р

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

М ASTOPCHO56V СВИДЕТЕЛЬСТВУ иЮ

I А

° М

° Ю

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3586186/24-24 (22) 29.04.83 (46) 30.11.86. Бюл. Р 44 (71) Московский ордена Ленина и ордена Октябрьской Революции знергетический институт (72) Г.А.Бородин н Н.И.Егорова (53) 681.327(088.8) (56) Minis et Micros, 1980, У 124, р.79-82.

Прангишвили И.В. Микропроцессоры и микро-ЭВМ, М.: Энергия, 1979,с.53, рис.2.4..,SU„„1274003 А1 ( (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С CAMOK0HTP0JEN (57) Изобретение относится к вычис" лительной технике, в частности к saпоминающим устройствам, и может быть использовано в системах управления, построенных на основе микропроцессорной техники. Целью изобретения является повышение надежности устройства. Устройство содержит генератор импульсов, распределители импульсов, блок управления, блок местного управления, регистр адреса, блок перебора команд, накопитель, блок обнаружения ошибок, регистр микрокоманде. 3 з.п. флыр 8 ил °

1274003 следующим образом.

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в системах управления, построенных на основе микропроцессорной техники..

Цель изобретения — повышение надежности устройства.

На фиг.1 представлена функциональная схема предложенного устройства; на фиг.2 — временная диаграмма последовательности импульсов, поясняющая работу устройства; на фиг.3 — функциональные варианты выполнения блока обнаружения ошибок, логического блока, блока перебора команд, второго распределителя импульсов, одного разряда адреса и блока местного управления соответственно.

Прецложенное устройство содержит (см.фиг.l) генератор 1 импульсов, первый распределитель 2 импульсов, блок 3 управления, блок 4 местного управления, второй распределитель 5 иьптульсов, регистр 6 адреса, блок 7 перебора команд, накопитель 8, блок

9 обнаружения ошибок, регистр 10 микрокоманд.

На фиг.l обозначены информационные выходы Il и управляющие входы 12 устройства.

Устройство содержит также (см, фиг.l) логической блок 13 и блок 14 информации.

На фиг.2 показана временная диаграмма первой С, второй С и треть1 ей С последовательностей импульсов соответственно на первом — третьем выходах распределителя 2.

Блок 9 обнаружения ошибок содержит (см.фиг.3) сумматор 15 по модулю два, первую схему 16 сравнения и преобразователь 17 кодов контрольных сумм. Логический блок 13 содержит (см.фиг.3) первый 18 и второй 19 элементы НЕ, элементы И 20-23 с первого по четвертый и триггер 24.

Блок 6 перебора команд содержит (см.фиг.5) коммутатор 25, вторую схему 26 сравнения, элемент ИЛИ 27, преобразователь 28 кода адресов,первый 29 и второй 30 счетчики.

Второй распределитель 5 импульсов содержит (см.фиг.б) элемент 31, фор" мирователи 32, 33 и 34 коротких импульсов, элементы задержки 35 и 36, выполненные, например, на микросхеме 155 АГI (используются инверсные выходы) и формирователи 37, 38 и 39 импульсов.

Коммутатор 26 и регистр 6 адреса каждый содержит в одном разряде (см. фиг.7) элемент HE 40, элементы И-НЕ

41, 42 и триггер 43.

Блок 4 местного управления содержит (см.фиг.8) триггер 44, формирователь 45 импульсов и ключи 46 и47, Сумматор l5 по модулю два может быть выполнен на микросхемах серии

156,133, преобразователь 17 кодов контрольных сумм и преобразователь

28 кодов адресов — на микросхемах серии К556, счетчики 29 и 30 — на основе микросхем 155 HE 7, формирователи 37-39 — на микросхемах 155

АГI.

Предложенное устройство работает

В соответствии с временной диаграммой, представленной на фиг.2, в конце каждого цикла работы (примерно 200 нс) на выходе блока 3 (см. фиг.3) выставляется адрес следующей микрокоманды. По синхросерии С2 (см. фиг.2) он записывается в регистр 6 и затем начинается выборка из накопителя 8. По окончании выборки по синхросерии СЗ осуществляется прием микрокоманды в регистр 10. Общее время выборки около 100 нс, после чего сигналы поступают на выход 11, а к накопителю 8 нет обращения от блока

3 в течение 200 нс. В это время можно организовать последовательный onрос ячеек накопителя 8 с целью определения возможных отказов. Это делается следующим образом.

На пульте управления блока 4 замыкается ключ 46 (см,фиг.8) (начальной установки), через который проходит синхросерия С2 и устанавливает в исходное состояние счетчик 29 и 30, триггер 44 и сумматор 15. На счетчике 29 (см.фиг.б) — код первого участка накопителя 8, на счетчике 30— код первого адреса ячейки из первого участка. На первом выходе преобразователя 28 — код последнего адреса первого участка. После замьг кания ключа 47 (см.фиг.8) "Пуск" из синхросерии С2 с помощью триггера 44 и формирователя 45 выбирается один импульс, который устанавливает триггер 24 (см.фиг.4) в исходное состояние, когда его выход поступает на элемент И 31 (см.фиг.б) и разре1274003 шает прохождение синхросерии С! на входы формирователей 35-37. Формирователь 37 вырабатывает импульс, поступающий на коммутатор 25, и обеспечивает выборку кода числа из накопи- 5 теля 8 по первому адресу его участка, используемого для работы с данной частью программы. Длительность импульса меньше, чем цикл работы блока 3 (меньше 200 нс). Формирователи

33, 35 и 38 обеспечивают выработку короткого импульса в конце импульса, вырабатываемого формирователем 37, что обеспечивает сложение считанного числа в сумматоре 15 по первому входу. После этого может производиться выборка полезной (рабочей1 информации из накопителя 8. Формирователи

36, 34 и 39 обеспечивают выработку короткого импульса в начале такта 20 обращения от блока 3 к накопителю

8 (примерно в тот же момент, что и синхросигнал С2). Этот импульс поступает на входы элементов И 20, 21 и обеспечивает анализ: конечный адрес данного участка накопителя 8 или нет.

Если нет, то через элемент И 20 в счетчик 30 добавляется единица и цикл выработки очередной микрокоманды повторится аналогично данному. 30

Если конечный адрес достигнут, то с выхода элемента И 21 идет опрос элементов И 22, 23, что означает: равна или не равна сумма в сумматоре 15 контрольному числу для данного участ-З5 ка (контрольное число вырабатывается блоком 17). Если равна, то импульс через элемент И 22 поступает на четвертый вход блока 7, что обеспечивает переход счетчика 29 в следующее 40 состояние (следующий участок будет проверяться), а следовательно, преобразователи 28 и 17 выработают новые коды начального, конечного адресов следующего участка и его кон- 45 трольной суммы, а также установки сумматора 15 в нулевое состояние,а в счетчик 30 записывается первый адрес следующего участка накопителя 8.

Затем процедура считывания и опреде- 5О ления контрольной суммы повторяется для данного участка. Если после сравнения суммы с контрольным числом выработается сигнал несовпадения, то импульс. через элемент И 23 поступит 55 на установочный вход триггера 24, который изменит свое состояние, дальнейшее поступление импульсов в блок

5 будет установлено, что означает общую остановку работы по определению ошибок, а блок 14 будет индицировать номер участка накопителя 8, в котором имеется ошибка. На контрольном выходе будет присутствовать сигнал "ошибка".

Формула изобретения

1. Запоминающее устройство с самоконтролем, содержащее генератор импульсов, выход которого подключен к входу первого распределителя импульсов, первый выход которого соединен с входом синхронизации блока управления, одни из входов которого являются входами устройства, а выходы подключены к одним из входов регистра адреса, выходы которого соединены с входами накопителя, выходы которого подключены к входам регистра микрокоманд, одни из выходов которого соединены с другими входами блока управления, причем входы синхронизации регистра адреса и регистра микрокоманд подключены соответственно к второму и к третьему выходам первого распределителя импульсов, другие выходы регистра микрокоманд являются информационными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены блок перебора команд, блок обнаружения ошибок, блок индикации, логический блок, блок местного управления и второй распределитель импульсов, первый вход которого соединен с первым выходом первого распределителя импульсов, первый выход — с первым входом блока перебора команд, а второй вход и второй выход подключены соответственно к первому выходу и к первбму входу логического блока, второй и третий входы которого соединены соответственно с выходом блока обнаружения ошибок и с первым выходом блока мест. ного управления, вход которого подключен к второму выходу первого распределителя импульсов, а второй выход — к второму входу блока перебора команд, третий, четвертый входы и первый управляющий выход которого соединен соответственно с вторым, с третьим выходами и с.четвертым входом логического блока, четвертый выход которого подключен к входу син1274003

f0 хронизации блока индикации, входы которого соединены с одними из выходов блока перебора команд и одними из входов блока обнаружения ошибок, первый и второй управляющие входы которого подключены соответственно к третьему выходу второго распределителя импульсов и к второму управляющему выходу блока перебора команд, другие выходы которого подключены к другим входам регистра адреса, причем другие входы блока обнаружения ошибок соединены с выходами накопителя, четвертый выход логического блока является контрольным выходом устройства.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок обнаружения ошибок содержит сумматор по модулю два, преобразователь кодов контрольных сумм и первую схему сравнения, входы которой соединены соот" ветственно с выходами сумматора по модулю два и с выходами преобразователя кодов контрольных сумм, входы которого являются одними из входов блока, другими входами которого являются входы сумматора по модулю два, другие входы которого и выход первой схемы сравнения являются соответст- . венно первым и вторым управляющими входами и выходом блока.

3. Устройство по пп.1 и 2, о тл и ч а ю щ е е с я тем, что логи-ческий блок содержит триггер, элементы И и элементы НЕ, причем выход и вход первого элемента НЕ подключены соответственно к первым входам первого и второго элементов И, выход второго элемента И соединен с первыми входами третьего и четвертого элементов И, вторые входы которых подключены соответственно к выходу и

40 к входу второго элемента НЕ, выход четвертого элемента И соединен с установочным входом триггера, вторые входы первого и второго элементов И объединены и являются первым входом блока, вторым, третьим и четвертым входами которого являются соответственно вход второго элемента НЕ, вход сброса триггера и вход первого элемента НЕ, выходами блока с первого по четвертый являются соответственно

° инверсный выход триггера, выход первого и выход второго элементов И и прямой выход триггера.

4. Устройство по пп.1, 2 и 3, отличающееся тем, что блок перебора команд содержит комму" татор, счетчики, преобразователь кодов адресов, вторую схему сравнения и элемент ИЛИ, причем вход синхронизации коммутатора является первым входом блока, первые входы элемента

ИЛИ и первого счетчика объединены и являются вторым входом блока, первый управляющий вход второго счетчика является третьим входом блока, вторые входы первого счетчика и элемента ИЛИ объединены и являются четвертым входом блока, выход элемента ИЛИ соединен с вторым управляющим входом второго счетчика, выходы которого подключены к входам коммутатора и одним из входов второй схемы сравнения, другие входы которой соединены с одним из выходов преобразователя кодов адресов, другие выходы и входы которого подключены соответственно к входам второго счетчика и к выходам первого счетчика, выходы первого счет" чика являются выходами блока, йервым и вторым управляющими входами которого являются соответственно выход второй схемы сравнения и выход элемента

ИЛИ.

1274003

1 274003

Составитель Т.Зайцева

Редактор А.Долинич Техред К.Попович Корректор Л.Пилипенко

Заказ 6482/50 Тирам 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-)5> Рауаская наб., д.4/5 производственно-полиграфическое предприятие,г.уигород,ул.Проектная,4