Устройство для контроля адресных цепей боков памяти

 

Изобретение относится к.вычислительной технике и может быть исполь .зовано для контроля адресных цепей блоков оперативной памяти. Целью изобретения является повьшение быстродействия устройства. Устройство содержит метчик адреса, мультиплексор , блок сравнения, блок управления, блок фиксации адресов, группы элементов индикации, блок местного управления и логический блок. В устройстве обеспечивается последовательная проверка адресных цепей (АЦ).блоков памяти, причем в качестве данных для проверки i-АЦ используются сигналы i-ro разряда кода адреса поступающего из мультиплексора. Одновременно в блоке фиксации адресов накапливаются результаты анализа адресов в каждом такте считывания теста. Результаты анализа для кадцой АЦ запоминаются до конца проверки, а затем поступают в логический блок, где локализуются отказавшие АЦ. В устройW стве обнаруживаются множественные с константные неисправности и короткие замь1кания меяду АЦ. 5 ил. tc

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК..SU,, 274007

А1

1д1 4.С 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ASTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 391 385 7/24-24 (22) 21.06.85 (46) 30,11.86. Бюл. N 44 (72) В.П.Андреев, А.H.Èâàíîâ и В.И.Романов (53) 681.326.7 (088.8) (56) Авторское свидетельство СССР

N 903974, кл. G 11 С 11/00, 1980.

Авторское свидетельство СССР

N 1200347, кл. G 11 С 29/00, 1984 ° (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ АДРЕСНЫХ ЦЕПЕЙ БЛОКОВ ПАМЯТИ (57) Изобретение относится к.вычислительной технике и может быть использовано цля контроля адресных цепей блоков оперативной памяти. Целью изобретения является повьппение быстродействия устройства. Устройство содержит метчик адреса, мультиплексор, блок сравнения., блок управления, блок фиксации адресов, группы элементов индикации, блок местного управ ления и логический блок. В устройстве обеспечивается последовательная проверка адресных цепей (АЦ).блоков памяти, причем в качестве данных для проверки 1-АЦ используются сигналы

i-го разряда кода адреса, поступающего из мультиплексора. Одновременно в блоке фиксации адресов накапливаются результаты анализа адресов в каждом такте считывания теста. Результаты анализа для каждой АЦ запоминаются до конца проверки, а затем поступают в логический блок, где локапизуются отказавшие АЦ. В устройстве обнаруживаются множественные константные неисправности и короткие замыкания между АЦ. 5 ил.

1274007 а

Изобретение относится к вычислительной технике и может быть использовано для контроля адресных цепей блоков оперативной памяти.

Целью изобретения является повышение быстродействия устройства.

На фиг.1 представлена схема устройства для контроля адресных цепей блоков памяти, на фиг.2 — схема блока управления, на фиг.3 — схема блока сравнения, на фиг.4 — схема блока местного управления, на фиг.5 — схема блока диагностики.

Устройство (фиг.1) содержит счетчик 1 адреса, мультиплексор 2, блок

3 сравнения, блок 4 управления, груп пу элементов НЕ 5, группы элементов

И 6-9, группы элементов ИЛИ 10, 11, блоки 12, 13 оперативной памяти, группы элементов 14 и 15 индикации, блок 16 местного управления, логический блок 17, На фиг.1 также показаны контролируемый блок 18 памяти, входы устаI новки 19, пуска 20, синхронизации

21 и выборки данных 22 устройства, связи 23-46. Блоки 5-13 образуют блок фиксации адресов.

Блок управления (фиг. 2) содержит триггеры 47, элементы НЕ 48, элементы И 49, элементы ИЛИ 50.

Блок сравнения (фиг.3) содержит элементы ИСКЛИЧАИЩЕЕ ИЛИ 51 и элемент ИЛИ 52, Блок местного управления (фиг.4) содержит триггеры 53, счетчики 54, элементы И 55> мультиплексоры 56.

Логический блок (фиг.5) содержит группу элементов ИСКЛ19ЧАЮЩЕЕ

ИЛИ 57, элемент НЕ 58, группы элементов И 59, элемент И 60, группы триггеров 61.

Устройство работает в двух режимах.

В первом режиме проводят последовательную проверку всех адресных цепей блока 18 памяти. Для контроля каждой адресной цепи блока 18 проводят цикл операций записи тестовых чисел в контролируемый блок 18 памяти и цикл операций считывания тестовых чисел из блока 18, а также их поразрядное сравнение с эталонными тестовыми числами. В качестве тестовых чисел (записываемых и эталонных) для проверки i-й адресной цепи используются сигналы i-го разряда кода адреса обращения к контролируемотретьей 8 и четвертой 9 групп элементов И, что приводит к формированию на информационных входах 39 и

43 соответственно первого 12 и второго 13 блоков оперативной памяти

55 исходной нулевой. информации. Одновременно- в блоке 4 управления, на который также поступают сигнал логического "0" с входа 19 и импульму блоку памяти. Выбор проверяемой адресной цепи осуществляется r-разрядным кодом (г = 1ор N), формируемым вторым блоком управления и посту5 пающим на управляющие входы 24 мультиплексора 2. В цикле считывания тестовых чисел из контролируемого блока 18 памяти проводят поразрядный анализ кода адреса обращения, при котором определяют какое значение (логического "0" или "1") принимают разряды кода этих адресов, Результаты анализа кода адресов обращения при проверке каждой адресной цепи запоминают в блоках 12 и 13 (емкость блоков 12 и 13 равна 2 и слов, разрядность слова равна п) до конца первого режима отдельно для случаев, когда были зафиксированы отказы при считывании тестовых чисел иэ блока

18 и отдельно для случаев, когда таких отказов не было. Во втором режиме работы проводят обработку результатов анализа последовательно для каждой адресной цепи и индикацию информации о неисправностях. Обработка результатов анализа заключается в поразрядном сравнении по той 2

1 информации о равенстве "0" разрядов

З0 в кодах адресов обращений с информацией о равенстве "1 соответствующих разрядов в кодах адресов обращений. Такая обработка позволяет выявить неисправную адресную цепь, Результаты обработки фиксируются и индицируются элементами 14 и 15 индикации. Перед проведением первого режима устройство приводят в исходное состояние, 40 Для приведения устройства в исходное состояние на вход 19 начальной установки подают сигнал логического "0", а на вход 21 синхронизации устройства — импульсы тактовой час45 тоты. Сигнал 19 поступает на первый вход (установочный) счетчика адреса

1 и обнуляет его. Кроме того, сигнал 19 (логического "0") поступает на первые входы первой 6, второй 7, з 1 27.4 сы тактовой частоты 21, сформируется сигнал записи информаций и попеременно первый и второй адрес, поступающие соответственно на вход записи-считывания 33 и первый адресных вход 32 первого 12 и второго 13 блока оперативной памяти, а также на вход второго блока 16 управления.

В это же время на входы 34 первого

12 и второго 13 блоков оперативной !Р памяти поступает последовательность из и адресов (r-разрядный код), сформированная во втором блоке 16 управления при наличии сигналов 19 и 32. Это приведет к записи во все !5 запоминающие элементы блоков 12 и

13 исходной нулевой информации (т.е. происходит "обнуление" первого 12 и второго 13 блоков оперативной па,мяти). Кроме того, сигнал логическо- 2р

ro "0" поступает на входы второго блока 16 управления и логического блока 17; Это приведет к установке в исходное состояние логического блока 17 и к формированию на выходах 25

30 и 35 соответственно сигналов логической "1" и логического "0", что подготавливает устройство к первому режиму работы. Устанавливается также нулевой код на управляющих входах

24 мультиплексора 2, выбирающего в качестве тестового числа для проверки первой адресной цепи контролируее мого блока 18. памяти сигналы первого разряда кода адреса. 35

Для проведения первого режима работы снимают с входа 19 сигнал логического "0", а подают сигнал логической 1" (импульсы тактовой частоты продолжают поступать на вход 21 4р синхронизации устройства) . При этом устанавливается нулевой код на адресных входах 34, определяющий область памяти (соответствующую первой адресной цепи блока 18) в блоках 12 и

13, в которые будут записываться результаты анализа ходов адресов обращений. Дпя запуска устройства на вход 20 подают сигнал пуска (логический "0"). С выхода блока 16 местного управления иа вход "прямого счета" 23 счетчика адреса 1 начинают поступать импульсы тактовой частоты. В счетчике адреса 1 последовательно формируется и-разрядный код адресов обращения, которые поступают иа адресные шины 26 контролируемого блока 18 памяти, а также на информа-.

007 4 ционные входы мультиплексора 2. На управляющие входы мультиплексора 2 и на вторую группу адресных входов

34 первого 12 и второго 13 блоков оперативной памяти с соответствующих выходов блока 16 местного управления поступает r-разрядный (нулевой) код, соответствующий первой проверяембй адресной цепи в блоке 18 памяти. (» (этот код был сформирован при начальной установке устройства) . На выходы мультиплексора 2 проходят сигналы первого разряда кода адреса, которые поступают на m входных числовых шин

27 контролируемого блока памяти. На шину 29 записи-считывания контролируемого блока 18 памяти с выхода блока 4 управления поступают сигналы записи тестовых чисел. После записи тестового числа в контролируемый блок 18 памяти по последнему адресу счетчик адреса 1 продолжает последовательно формировать адреса обращения (на вход 23 счетчика адреса с выхода блока 16 местного управления продолжают поступать импульсы тактовой частоты), а на его выходе 25 сформируется импульс переполнения, который поступит в блок 4 управления и в блок !6 местного управления, Импульс 25 переполнения, поступив в блок 4 управления, запретит поступление на шину 29 сигналов записи тестовых чисел и разрешит поступлеI ние на нее сигналов считывания, т.е. начнется считывание тестовых чисел из контролируемого блока 18 памяти.

В циклах считывания на первые ш входов блока 3 сравнения поступают эталонные тестовые числа с выходов 27.

I мультиплексора 2, На вторые m входов блока 3 сравнения поступают считанные тестовые числа с выходных числовых шин 28 контролируемого блока 18 памяти. При правильном сравнении считанного и эталонного тестовых чисел на выходе 31 блока 3 сравнения сформируется сигнал логического "0" об отсутствии отказа, а при неправильном сравнении — сигнал логической "1" о наличии отказа. Сигнал 31 поступает на вход блока 4 управления. Если отказы есть, то в блоке 4 управления формируется первый адрес (например логический "0"), а если отказов нет, то — второй адрес (например, логическая "1"). Первый или второй адреса поступают на

74007 6

5 !г первый адресный вход 32 первого 12 и второго 13 блоков оперативной памяти. Кроме того, в блоке 4 управления в каждом такте считывания тестового числа из контролируемого блока

18 памяти формируются сигналы записи, которые поступают на вход 33 записисчитывания первого 12 и второго 13 блоков оперативной памяти, Одновременно с выходов 26 счетчика адреса 1 и-разрядный код адреса поступает на входы и элементов НЕ 5 и вторые входы и элементов И второй группы 7. С выходов элементов НЕ 5 инвертированный и-разрядный код адреса поступает на вторые входы и элементов И первой группы 6. На первые входы элементов

И первой 6 и второй 7 группы поступают сигналы логической "1" с входа

19. Если все п разрядов кода адреса обращения имеют состояние логической 1, то со всех выходов п элементов

И второй группы 7 сигналы логической

"1 через п элементов ИЛИ второй группы 11 пройдут на п информационных входов 43 второго блока 13 оперативной памяти и запишутся во все и его разрядов по первому или второму адресу (соответственно для отказов и для отсутствия отказов) в область памяти, задаваемую кодом на входах

34 второй группы, соответствующую проверяемой адресной цепи контролируемого блока 18 памяти. На информационные входы первого 12 блока оперативной памяти сигналы логической "1" не поступят и в нем сохранится исходная нулевая информация. Аналогич- . но, если все п разрядов кода адреса обращения имеют состояние логического "О", то сигналы логической "1" с выходов группы элементов НЕ 5 пройдут на выход элементов И первой группы 6 и через п. элементов ИЛИ первой группы 10 поступят на информационные входы 39 только первого

l2 блока оперативной памяти и запи1 шутся во все п его разрядов по первому или второму адресу в заданную область. Однажды записанные в первый

12 или во второй 13 блок оперативной памяти логические "1" затем повторно переписываются в него во всех остальных тактах проверки, поступая на информационные входы 39 или 43 соответственно по цепи. информационные выходы 40 первого блока 12 оперативной памяти, вторые входы элементов И

t5

55 третьей группы 8, вторые входы элементов ИЛИ первой группы 10 или по цепи, информационные выходы 44 второго блока оперативной памяти, вторые входы элементов И четвертой группы

9, вторые входы элементов ИЛИ второй группы 11. Следовательно, если при считывании тестового числа из контролируемого блока !8 памяти, при котором был (не был) зафиксирован отказ,i -й разряд кода адреса обращения был хотя бы один раз равен сигналу логического "0, то по первому (второму) адресу в i-й разряд соответствующей области первого блока 12 оперативной памяти запишется сигнал логической "1", который сохранится до конца работы устройства в первом режиме. Аналогично, если при считывании тестового числа из контролируемого блока 18 памяти, при котором был (не бып) зафиксирован отказ i-й разряд кода адреса обращения был хотя бы один раз равен сигналу логической "1", то по первому (второму) адресу в -й разряд соответствующей области второго 13 блока оперативной памяти запишется сигнал логической "1", который сохранится до конца работы устройства в первом режиме. После обращения со считыванием тестового числа иэ контролируемого блока 18 памяти по последнему адресу счетчик адреса продолжает последовательно формировать адреса обращения (на вход 23 счетчика адреса 1 продолжают поступать импульсы тактовой частоты с выхода второго блока управления), а на его выходе 25 сформируется импульс переполнения, который поступит в блок 4 управления и блок. !6 местного управления. Импульс 25 переполнения, поступив в блок 4 управления, запретит поступление на шину 29 сигналов считывания и разрешит поступление на нее сигналов записи. Одновременно, импульс 25 переполнения, поступив в блок 16 местного управления, сформирует на выходах 24 и 34

r-разрядный код, соответствующий проверке второй адресной цепи контролируемого блока 18 памяти. Т.е. начнется проверка, аналогичная описанной выше, следующей (второй) адресной цепи блока 18 памяти. Затем, подобным образом устройство осуществит проверку З-й, 4-й...,, 007 8

7 1274 и — и адресной цепи. После завершения проверки последней (п-ой) адресной цепи блок 16 местного управления прекратит формирование импульсов, .. поступающих на вход 23 счетчика ад5 реса 1, а также сформирует на выходах 30 и 35 соответственно сигналы логического "0" и логической "1", которые переведут устройство во второй режим работы. Во втором режиме работы на выходе 33 блока 4 управления формируются сигналы считывания, которые поступают на вход записи-считывания первого 12 и второго 13 блоков оперативной памяти. Если на входе 22 установлен сигнал логического "0", то с выхода блока

4 управления на первые адресные входы 32 блоков оперативной памяти 12 .и 13 поступает сигнал первого адреса (сигнал логического "0"), а если на входе 22 установлен сигнал логической "1", то сигнал второго адреса (сигнал логической "!") С выходов. блока 16 местного упр.".вления во втором режиме работы на вторые адресные входы 34 первого !2 и второго 13 блоков оперативной памяти последовательно поступают сигналы всех п адресов (r-разрядный код). Следовательно, иэ первого 12 и второго 13 блоков оперативной памяти последовательно сосчитается информация о результатах анализа всех Il адресных цепей контролируемого блока 16 памяти по первому (на входе 22 сигнал

35 логического "0" ) или по второму (на входе 22 сигнал логической "!") адресу. Информация о результатах анализа с выходов блоков 12 и 13 поступает в логический блок 17. В логическом блоке 17 информация о ре. зультатах анализа, считанная из первого 12 блока оперативной памяти по первому адресу, сравнивается по

mod 2 с информацией о результатах анализа, считанной по первому адресу из второго блока 13 оперативной па-. мяти. Результаты сравнения по mod 2. запоминаются на триггерах для каждого из и адресов первого 12 и второго

13 блоков памяти, а затем индицируются во второй группе элементов индикации 15. Данная обработка результатов анализа позволяет выявить и проиндицировать неисправности, вызванные многократными короткими saмыканиями между собой двух адресных цепей контролируемого блока 18 памяти. Аналогичным образом в логичес I ком блоке 17 происходит обработка информации о результатах анализа, считанной из первого 12 и второго

13 блоков оперативной памяти по второму адресу, но результаты обработки о несиправностях типа постоянный

"0" (постоянная "1" ) индицируются первой группой элементов 14 индикации.

Рассмотрим для примера случай, когда на i-й адресной цепи контролируемого блока 18 памяти присутствует неисправность типа постоянный "0".

При контроле блока памяти тестовыми числами, равными сигналам i-го pasряда кода адреса i-й разряд кода адресов обращений, при которых отсутствуют отказы (на выходе 31 сигнал логической; "1", 5постоянно принимает значения логической "1", тогда как все остальные разряды этих адресов принимают значения как логической

"1", так и логического "0". Следовательно, в первом режиме работы устройства, по второму адресу i-й области в i-й разряд второго блока !

3 оперативной памяти и во все его остальные разряды будут записаны сигналы логической 1", а по второму адресу i-й области первого блока

12 оперативной памяти сигналы логической "1" будут записаны во все разряды, кроме i-го. При контроле блока 18 памяти тестовыми числами, в качестве которых использовались г сигналы всех остальных кроме i-го1) разрядов кода адреса обращения, отказов не будет и во все разряды первого 12 и второго 13 блоков оперативной памяти по второму адресу всех областей (кроме i-й) будут записаны сигналы логической !, Во втором режиме работы устройства на входе 22 устанавливают сигнал логической "1", по которому блок 4 управления сформирует второй адрес (сигнал логической "1"), поступающий на первый адресный вход 32 первого 12 и второго

13 блоков оперативной памяти. На вторые адресные входы 34 блоков 12 и

13 и блока 18 местного управления последовательно поступают коды, соответствующие всем проверяемым адрес ным цепям контролируемого блока памяти. На логический блок !7 последовательно поступает информация о результатах анализа кодов адресов обращений, при которых не было от9 12740 казов. В логическом блоке 17 сравнивается по шой 2 и запоминается информация с выходов первого 12 и второго 13 блоков оперативной памяти, а затем поступает на первую группу элементов индикации. В нашем случае данная. обработка результатов анализа позволит выявить, а затем и проиндицировать неисправность в i-й адресной шине контролируемого блока памяти. Аналогичным образом выявляют неисправности типа постоянный

"0" или постоянная "1" в любой другой адресной цепи, а также при многократных неисправностях указанного типа. В том случае, когда i-я и J-я адресные цепи замкнуты между собой или, когда существуют многократные замыкания двух адресных цепей между собой, выявление таких неисправностей ведется также, как и для неисправностей типа постоянный "0" или

"1", но запоминание результатов анализа адресон обращений осуществляется по первому адресу первого 12 и 2s второго 13 блоков оперативной памяти, а индикация результатов контроля (после обработки ) второй группой элементов 15 индикации.

Формула изобретения

Устройство для контроля адресных цепей блоков памяти, содержащее первую и вторую группы элементов индикации, счетчик nappe coB Bxop, уста- 35 нонки которого соединен с первыми входами блока управления и блока фиксации адресов и является входом установки устройства, один выход счетчика адресов подключен к второ- 40 му входу блока управления, а другие выходы являются адресными выходами устройства и соединены с входами первой группы блока фиксации адресов и мультиплексора, выход которого 45

07 10 является информационным выходом устройства и подключен к первому входу блока сравнения, второй вход которого является информационным входом устройства, а ныход соединен с третьим входом блока управления, четвертый и пятый входы которого являются соответственно нходами синхронизации и выборки данных устройства, первый выход блока управления, является управляющим выходом устройства, а второй и третий выходы подключены к второму и третьему входам блока фиксации адресов, о т л и ч а ю щ е е— с я тем, что, с целью повышения быстродействия устройства, в него введены блок местного управления и логический блок, причем первый и третий входы блока местного управления подключены соответственно к входам установки и синхронизации устройства, второй вход является входом пуска устройства, четвертый вход соединен с одним выходом счетчика адреса, пятый вход подключен к второму выходу блока управления, выходы первой и второй групп блока местного управления подключены соответственно к входам второй группы мультиплексора блока фиксации адресов, первый выход соединен с синхровходом счетчика адреса, второй ныход подключен к шестому входу блока управления, а третий выход соединен с третьим входом логического блока, входы первой и второй групп которого подключены к выходам блока фиксации адресов, первый и второй входы подключены соответственно к входам синхронизации и установки устройства, четвертый вход соединен с вторым выхо- .

I дом блока управления, а выходы первой и второй групп подключены к входам элементов индикации первой и второй групп.!

274007

1274007

17

Составитель О.Исаев

Редактор А.Долинич ТехредM.Ходанич Корректор С. Шекмар

Заказ 6483/51 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Б-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4

Р