Система коммутации процессоров

 

Изобретение относится к вычислительной технике и может быть использовано для организации эффективного обмена между процессорами при небольших затратах оборудования. Система коммутации содержит матрицу N, N+1 коммутаторов данных, где N - число подключаемых к системе процессоров, матрицу N, N+1 мультиплексоров адреса и управления, матрицу N, N+2 блоков оперативной памяти, первый и второй блоки управления режимом, N контроллеров обмена, элемент И. Функционирование системы происходит в чередующихся режимах Работа и Обмен. В режиме Работа процессоры работают параллельно и автономно и решают основную задачу. В режиме Обмен происходит обмен данными между N процессорами по N шинам данных одновременно , а также параллельно и автономное решение фоновой задачи. 2 ил. (О (Л ю |N5

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

ÄÄSUÄÄ 1242977

А1. (ц 4 С 06 F 15/16

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

fl0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ВС

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ЬМБМ&

Н A BTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3792458/24-24 (22) 04.07.84 (46) 07.07.86. Бюл, № 25 (72) А.В. Комаров и Н.Н. Коновалов (53) 681.325(088.8) (56) Аналоговые и цифровые интегральные микросхемы. Справочное пособие

С,В. Якубовский и др. /Под ред.

С.В. Якубовского, 2-е изд., перераб. и доп., M.: Радио и связь, 1985, с. 158-246.

Заявка ФРГ ¹- 3104928, кл. G F 9/28, 1982.

Авторское свидетельство СССР

¹ 11001122223322, кл. G 06 F 15/16, 1979. (54) СИСТЕМА КОММУТАЦИИ ПРОЦЕССОРОВ (57) Изобретение относится к вычислительной технике и может быть использовано для органиэации эффективного обмена между процессорами при небольших затратах оборудования. Система коммутации содержит матрицу N, N+1 коммутаторов данных, где N — число подключаемых к системе процессоров, матрицу N, N+1 мультиплексоров адреса и управления, матрицу N, N+2 блоков оперативной памяти, первый и второй блоки управления режимом, N контрол-. леров обмена, элемент И. Функционирование системы происходит в чередующихся режимах "Работа" и "Обмен", В режиме "Работа" процессоры работают параллельно и автономно и решают основную задачу. В режиме "Обмен" происходит обмен данными между N процес. Я сорами по N шинам данных одновременно, а также параллельно и автономное решение фоновой задачи. 2 ил, С::

1 124

Изобретение относится к вычислительной технике и может быть использовано при разработке многопроцессор ных систем, в частности мулътимикропроцессорных.

Целью изобретения является сокращение затрат оборудования.

На фиг. 1 представлена функциональная схема системы при N = --3, 1 = 1,...,3; ) = 1,...,5; на фиг 2 функциональная схема контроллера обмена, соответствующего первому процессору системы, в фигурных скобках сохранены номера шин и проводников жгута, приведенного на фиг. 1; на фиг. 3 — функциональная схема блоков управления режимом, Вычислительная система, построенная с использованием предложенной системы коммутации процессоров, содержит шину 1 синхронизации процессоров,шину 2 синхронизации системы, шину

3 сброса системы, шины 4-6 данных, адреса управления первого процессора, шины 7-9 — адреса перезаписи управления записью/считыванием и конца обмен- первого процессора, шины 10-15 второго процессора и 16-21 третьего процессора, которые имеют аналогичное функциональное назначение и название соответственно шинам 4-9.первого процессора, первую шину 22 обмена данных, шину 23 запуска обмена, вторую 24 и третью 25 шины обмена данных, первую

26 и вторую шины 27 прерывания,а система коммутации содержит матрицу N, И+1 коммутаторов 28 данных, матрицу мультиплексоров 29, адреса и 30 > управления, матрицу N, N+2 блоков 31 оперативной памяти, первый и второй блоки 32 и 33 управления режимов, N контроллеров обмена 34,, элемент

И 35. К системе коммутации подключаются процессоры 36,, а для обеспечения ее работы подключен общий синхрогенератор 37 и блок 38 сброса.

Каждый контроллер 34 обмена содержит узел 39 ввода/вывода, схему 40 сравнения, триггер 41, счетчик 42 и элемент И 43.

Каждый блок 32 (33) управления ре жимом содержит N дешифраторов 44, N триггеров 45, элемент И 46.

Система работает следующим образам.

Все микроЭВИ, подключаемые к сис" теме коммутации, идентичны по структу ре.

29Т7 контролллеров 10 обмена, на вход считывания блоков 31,", из которых производится считывание данных, а на вход записи блоков 31,,, в которые производится запись данных. E функции контроллеров 10 обмена входит: а) формирование адреса перезаписи: (для всех блоков 31; ),", 2

Если сигнал на вхо,ах управления коммутаторов 28,; и мультиплексоров

29,", 30,, назовем его "Обмен/работа" (0/P),равен нулю,т.е. О/Р=О,то блоки

31, (где:i=1, N; j =1, N+1) подключены к внутренним шинам своих процессоров 36;. Так, например, информационные входы блоков 31,„- 31 ! через коммутаторы 28 „- 28, подключе-! ны к шине 4 данных, адресные входы блоков 311 -31 через мультиплексоры

-",4

29,, — 29, подключены к шине 5 адреса, ! входы управления записью (считыванием) блоков 31,, — 31, через мульти1|лексоры 30,— 30,,4 подключены к шине

6 управления.При этом блоки 31,, -31,, образуют единый модуль оперативной памяти первого процессора, все ячейки которого доступны для адресации их первым процессором. В таком режиме производится -решение основной задачи параллельно тремя процессорами

При О/Р = 1 блоки 31, отключаются от внутренних шин соответствующих процессоров, при этом возникает возможность для обмена данными между всеми процессорами одновременно. При реализации обмена блоки 31„ << не отключа ются от внутренних шин своих i = х процессоров 36 (к таким относятся блоки 31 ° <» 31 31, ) поэтому процессо ! \ ры в режиме обмена сохраняют возможность решать фоновую" задачу. В режиме обмена определенные блоки 31,„: через коммутаторы 28 и мультиплексо!

J ры 29 и 30; связываются между собой, образуя цепочки блоков 31; . Обмен разрешен только внутри определенной цепочки блоков 31, „ и только следующим образом: один блок 31, этой цепочки работает на считывание, остальные на запись. Например, в первой цепочке таким блоком является блок 31.. . во второй 31 g, в третьей 31 . Такой ! режим обмена в цепочках блоков 31;

11 обеспечивается подачей синхроимпульсов, определяющих начало и длительность записи и считывания, которые формируются на выходах управления записью (считыванием) соответствующих адресный вход 3i вход управления :аписью/считыванием Ij блока оператин †ной памяти (i = 1,..., N; j = 1,..., N+1) подключены к первому двунаправленному информационному входу-выходу коммутатора данных и выходам

ij мультиплексоров адреса и управления соответственно, вход-выход данных

i — ãî процессора системы подключен ченез. -ю шину данных к вторым двунаправленным информационным входамвыходам коммутаторов данных 1-й строки матрицы и к информационному входу-выходу N+2 блока оперативной

1-й строки матрицы, входы адреса и разрядов управления записью/считыванием i-ro процессора системы соединены с первыми информационными входами мультиплексоров адреса и управления i é строки матрицы соответственно и с адресным входом и входом управления записью считывания N+2-го блока оперативной памяти i é строки матрицы соответственно, третий двунаправленный информационный входвыход ij коммутатора данных ( — 1,..., N) соединен с третьими двунаправленными информационными входами-выходами k j и Г, j+1 коммутаторов данных (k = i + 1,..., N; — 1), информационный, адресный входы и вход управления вводомвыводом i-ro контролллера обмена сое. динены с входом-выходом данных i-го процессора системы, входом i-го канала адреса и входом разрядов управления вводом-выводом 1-й шины управления системы соответственно, i-e входы признака адреса и управления вводом-выводом первого и второго блоков управления режимом соединены с входом i-го канала адреса и входами разрядов управления вводом-выводом

i-й шины управления системы соответственно, выход первого блока управления режимом подключен к входам управления всех коммутаторов обмена, мультиплексоров адреса и управления и к входам запуска всех контроллеров обмена, выход второго блока управления режимом и выход элемента И являются первым и вторым выходами прерывания системы, выход признака конца обмена i контроллера обмена подключен к i ìó входу элемента И, выход адреса перезаписи и выход управления записью/считыванием i-го контроллера обмена соединены с вторыми информационными входами f, j и Г, j+1 муль—

Формул а изобретения, 40

Система коммутации процессоров, содержащая матрицу N, N+1 коммутаторов данных, где N — количество коммутируемых процессоров, матрицу муль- 5 типлексоров адреса, матрицу мультиплексоров управления и матрицу N

N+2 блоков оперативной памяти, о т— л и ч а ю щ а я с я тем, что, с целью сокращения затрат оборудования,50 в нее введены N контроллеров обмена, два блока управления режимом и элемент И, вход начальной установки системы соединен с входами сброса блоков управления режимом, вход синхронизации системы соединен с входами синхронизации всех контроллеров обмена, информационный вход-выход, з 1 2 б2 17 б) формирование синхроимпульсов, определяющих начало и длительность записи и считывания (эти синхроимпульсы формируются на выходах управления записью (считыванием) контролерров

10 обмена); в) осуществление строго

5 определенного числа тактов перезаписи, код числа тактов перезаписи за— гружается в соответствующий контрол-. лер 10 обмвна перед началом решения задачи; г) формирование сигнала

"Конец обмена" (КО), когда реализовано необходимое число тактов перезаписи (такой сигнал с уровнем логической единицы формируется на выходе лризнака конца обмена конттрол— лера 10 обмена). Таким образом, в ходе функционирования системы происходит чередование режимов "Работа и режимов "Обмен". В режиме "Работа"

20 в процессорах 38 .работающих автономно и параллельно, происходит решение основной задачи. В режиме "Обмен" происходит обмен данными (no N каналам сразу) между процессорами 36,, а также автономное и параллельное решение фоновой задачи. Синхронизация работы вычислительной системы обеспечивается синхрогенератором 37 и блоком 38 сброса, который формирует сигнал "Сброс" (СБР) при включении питающих напряжений. Сигнал СБР производит начальную установку внутренних регистров и счетчиков всех процессоров, а также обеспечивает необходимое начальное состояние триг- З5 геров, входящих в блоки 32 и 33 управления режимом.

12 i2977 типлексоров адреса и управления соответственно (f. = 1. И; Г=,...,1), а каждый контроллер обмена содержит узел ввода-вывода, схему сравнения, счетчик, триггер и элемент И, первый вход которого соединен с входами синхронизации триггера и контроллера, вход запуска которого соединен с входом сброса счетчика, выход которого является выходом адреса перезаписи коытролллера и соединен с первым информационным входом схемы сравнения, второй информационный вход и выход равенства которой соединены с выходом узла ввода-вывода и информационным

ВхОдОм TpHI Гера прямой ВыхОД котО— рого является выходом признака конца обмена контроллера, а инверсный выход подключен к второму входу элемента И, выход которого является выходом управнения записью/считыванием и соединен со счетным входом счетчика,информационный, адресный и вход управления узла ввода-вывода являются

3 одноименными входами контроллера, а первый и второй блоки управления режимом содержат И дешифраторов И триггеров и элемент И, выход которого

)g являеTcII выходом блока, информационный вход i-го дешифратора является

i-м входом признака адреса блока, первый и второй выхоцы i-го дешифратора,подключены к входам установки и сброса i --го триггера соответст1.) венно, выход которого подключен к

i.-му входу элемента И, вход синхронизации -го триггера является з-м входом управления вводом-выводом блока, входы сброса триггеров соединены с входом сброса блока.

1242977

Составитель А. Ушаков

Техред М.Ходанич Корректор Е. Сирохман

Редактор В. Иванова

Заказ 3707/49

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4