Процессор

 

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных микроэвм малого объема и большого быстродействия. Цепь изобретения - увеличение быстродействия . Процессор содержит формирователь 2 адреса и признака переноса, блок 1 памяти микрокоманд, регистр 3 микрокоманд, операционный блок 4, блок 5 маскирования кода операции, блок 8 проверки результата, блок 6 управления режимами. За счет введения блока проверки результата и блока управления режимами достигается цель изобретения. 8 ил. 3 Ю 00 со эо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 О 06 F 1 5 /00

j (1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ -

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н А BTOPCHOMV СВИДЕТЕЛЬСТВУ (21 ) 3860980/24-24 (22) 14.01. 85 (46) 30.12.86. Бюл. Р 48 (72) Е.Я.Ваврук, Ю.М.Захарко, A.А,Мельник и И.Г.Цмоль (53) 681.32(088..8) (56) Каган Б.М,, Сташин В.В. Микропроцессоры в цифровых системах.

М.: Энергия, 1979, с. 109.

Аналоговые и цифровые интеграль— ные микросхемы/Под ред . С.В.Якубовского. — M. Радио и связь, 1985 °

Авторское свидетельство СССР

Ф 101 2266, кл. G 06 F 15/00, 1981. (54) ПРОЦЕССОР (.57) Изобретение относится к вычислительной технике и может быть использовано при построении специализированных микроЭВМ малого объема . и большого быстродействия. Цепь изобретения — увеличение быстродействия. Процессор содержит формирователь 2 адреса и признака переноса, блок 1 памяти микрокоманд, регистр

3 микрокоманд, операционный блок 4, блок 5 маскирования кода операции, блок 8 проверки результата, блок 6 управления режимами. За счет введения блока проверки результата и блока управления режимами достигается цель изобретения. 8 ил.

1 l2

Изобретение относится к вычислительной технике и может быть использовано при построении специализированных микроЭВМ малого объема и высокой надежности.

Цель .изобретения — увеличение быстродействия.

На фиг. 1 приведена структурная схема процессора, на фиг. 2 — функциональная схема блока управления режимами, на фиг. 3 - алгоритм контроля процессора, на фиг. 4 — функциональная схема блока проверки результата, на фиг. 5 — схема формирователя адреса и признака переноса; на фиг, 6 — схема одной секции операционного блока, на фиг. 7 — схема блока маскирования кода операции, на фиг. 8 — таблица истинности шифратора °

Процессор содержит блок 1 памяти микрокоманд, формирователь 2 адреса и признака переноса, регистр .3 микрокоманд, операционный блок 4, блок

5 маскирования кода операции, блок

6 управления режимами, выход 7 блока 8 проверки результата, вход 9 данных, вход 10 задания режима контроля, вход 11 задания режима сервисной обработки, Блок 9 управления режимами состоит из коммутатора 12, груйпы 13 элементов И, первого элемента И 14,триггера 15 контроля, триггера 16 управления, второго элемента И 17 и дешифратора 18 кода функции перехода, Блок 8 проверки результата образуют дешифратор 19 кода, шифратор 20 и группа 21 элементов И.

Формирователь 2 адреса и признака переноса выполнен в виде одной БИС (например, 589ИКОI) и содержит коммутатор 22 адреса микрокоманд, ре гистр 23 команд, коммутатор 24 состояний, регистр 25 адреса микроко- манд, первый 26 и второй 27 формирователи адреса микрокоманд, вход

28 задания функции перехода к следующему адресу, вход 29 задания.адреса начала микропрограммы, вход 30 признака прямой адресации, вход 31 установки признака условнОго перехода, вход 32 признака условного перехода, выход 33 признака переноса и адресный выход 34, Операционный блок 4 состоит из секций, например 589ИК02, каждая из которых содержит выходной регистр

35, накапливающий регистр 36, сум80378 г матор 37, первый 38 и второй 39 входные мультиплексоры, регистровую сверхоперативную память 40, дешифратор 41 микроопераций, вход 42 кода операции операционного блока, вход

43 кода маски операционного блока, вход 44 переноса, информационный вход 45, выход 46 переноса и информационный выход 47 °

Блок 5 маскирования кода операции -содержит дешифратор 48, элементы И 49, информационный вход 50, вход 51 управления маскированием и выход 52.

Процессор работает следующим образом.

При выполнении управляющей программы первый и второй управляющие входы находятся в нулевом состоянии, нулевое состояние на выходе элемента И 14 разрешает работу коммутатора 12 по вторым его входам.

Нулевое состояние на выходе элемента И 17 устанавливает выходы дешифратора 18 в единичное состояние, разрешая передачу через группы !3 элементов И и коммутатор 12 информации с выхода блока I памяти микрокоманд.

Микрокоманды, управляющие работой процессора на каждом такте, хранятся в блоке 1 памяти микрокоманд и считываются на регистр 3 микрокоманд.

Адресная часть микрокоманды, участя5 свующая В формировании адреса следу ющей микрокоманды, поступает кроме регистра 3 через открытую. группу 13 элементов И и коммушатор 12 по входу 28 блока 2 на вход коммутатора 22 адреса микропрограмм.

Формирование адреса следующей микрокоманды производится коммутатором 22 из семиразрядйого входного кода УО-У6, адреса текущей микрокоманды МО-M8s поступающей с выхода регистра 25 и кода состояний триггеров коммутатора 24 (m.С.Z)

Регистр 3 микрокоманд имеет несколько полей, коды которых задают режим работы блоков процессора. Для управления блоком 4 используются коды первого (операционное поле регистра микрокоманд) и второго (кода. маски операционного поля)выходов регистра 3 микрокоманд, которые поступают соответственно на вход дешифратора

4I микроопераций и мультиплексора

39. Код с третьего выхода -(признак условного перехода) регистра 3

178

3 1 280 микрокоманд управляет процессом обмена информацией между блоком 2 микропрограммного управления и операционным блоком 4 (запись через вход переноса блока 2 в коммутатор 24 состояний сигналов переноса из блока

4 и выдача сигнала с выхода коммутатора 24 состояний на вход 44 блока 4). Блок 4 получает информацию с входа 9 процессора через мультиплек- 10 сор 38 и производит ее обработку в сумматоре 37. Результаты с выхода регистра 35 поступают на выход 47 данных блока 4 и чераз блок 8 выдаются на блок управления режима (пер- f5 вые входы коммутатора 12) и на выход данных блока 4. В процессоре используется метод конвейерной обработки информации, поэтому цикл выполнения текущей микрокоманды в бло- 20 ке 4 совмещается с формированием ад— реса следующей микрокоманды в блоке

2 и ее выборкой из блока 1 памяти микропрограмм. Для обращения к началу микропрограммы операции использу- 25 ется код операции КО-К7, поступающий из внешней памяти команд на вход 9 и далее через блок 5 маскирования кода операции в блок 2 (вход 29). При наличии в микрокоманде признака пря- 30 мой операции, поступающего с четвертого выхода регистра 3 микрокоманд через вход 30 блока 2 на вход коммутатора 22, формирование адреса следующей микрокоманды производится только по коду операции. При этом количество разрядов, участвующих в формировании адреса, зависит от кода управления, поступающего с пятого выхода (код маски поля операции) регистра 3 микрокоманд на вход 51 де.— шифратора 48 блока маскирования кода операции. Так при наличии сигнала на первом выходе дешифратора 48 на вход коммутатора 22 блока 2 с элементов

И 49 поступают только шесть младших разрядов кода операции, а на двух старших устанавливаются принудительно нули. При наличии сигнала на втором выходе дешифратора 48, на50 оборот, нули устанавливаются в mecти младших разрядах кода операции, Таким образом, появляется возможность разветвления управляющей микрогрограммы.:

При необходимости работы с сервисными программами на вход 11 подается уровень "1", поступающий на вход элемента 17 И, В последней микрокоманде команды управляющей про— граммы записан признак перехода на сервисную подпрограмму (например, считывание внутренних регистров операционного блока), который по еоответствуюшему входу блока 6 управления режимами записывается в триггер

16 и через элемент 17 И поступает на стробирующий вход дешифратора 18.

На информационные входы дешифратора

18 поступает информация с шестого выхода (поле маски функции перехода) регистра 3 микрокоманд, указывающая маску управления коммутацией, т.е. с выхода дешифратора 18 маскируются на элементе И 13 некоторые разряды адреса следующей микрооперации, т.е, формируется переход на сервисную программу.

Алгоритм контроля процессора приведен «а фиг. 3. При выполнении управляющей программы происходит анализ условия (11. В зависимости от признака условия процесс вычисления осуществляется за время, или . При условии ) время (ь †) можно ис2 4 пользовать для программы контроля работы процессора. Контроль осуществляется следующим образом. В конце программы 2 вычисления результат вычисления записывается в ОЗУ управляющей микроЭВМ (не показано). После этого устанавливается в единичное состояние признак контроля результата вычисления (вход 10 процессора). Начинается выполнение программы проверки процессора на уровне микропрограмм (в системе команд управляющей микроЭВМ может быть специальная команда "Контроль процессора ). Микропрограмма осуществляет над этой информацией разные операции (запись во внутренние регистры, сложение, сдвиги, вычитания, выдача содержимого регистров на выход операционного блока и др.). В зависимости от состояния выхода операционного блока, скорректированная информация на блоке 8 режима проверки результата служит для управления коммутацией (УАО-УА6) блока микропрограммного управления.

Информация с выхода 47 поступает на вход блока анализа прохождения рабочей программы (не приведен), в некотором данные на выходе 47 сравниваются по сигналу с блока 1 памяти микропрограмм (поле пользователя не показано) с эталонным значением.

5 1280378 6

Так как время выполнения управля- операционный блок, формирователь адющей программы ограничено временем реса и признака переноса, блок мас(i — ь ) контроль работы процессора кирования кода операции, причем вход

2 должен выполняться по частям. При данных процессора соединен с информаэтом таблица истинности шифратора 20 5 ционным входом операционного блока может иметь вид, приведенный на фиг.8 и информационным входом блока масгде в зависимости от диапазона по- кирования кода операций, выход коступившей информации а1-а. на выходе торого соединен с входом задания адJ формируется одно из значений ðà êo- реса начала микропрограммы формироторое вместе с информацией на вьжо- 10 вателя адреса и признака переноса, де дешифратора 19 формирует на груп- адресный выход которого соединен с пе элементов И 21 адрес следующей адресным входом блока памяти микромикрокоманды. Разбитие на группы обу- команд, выход признака переноса словлено тем, что в зависимости от формирователя адреса и признака перезначения на входе шифратора 20 мож-,15 носа соединен с входом переноса опе-. но создать оптимальную программу кон- рационного блока, выход операционнотроля процессора в диапазоне чисел, го поля регистра микрокоманд соедивычисленных в рабочей программе. †- нен с входом кода операции операционШифратор 20 преобразует и разря- ного блока, выход кода маски операдов шины данных (выход 47 операцион- 20 ционного поля регистра микрокоманд ного блока 4) в семь разрядов УАО-, соединен с входом кода маски операУА6 (вход 28 блока 2). ционного блока, выход признака пряВ режиме контроля на управляющий мой адресации регистра микрокоманд вход 10 поступает уровень "1". На соединен с, входом признака прямой шифраторе кода 20 происходит преоб- 25 адресации формирователя адреса и разование выхода информации, вход ко- признака переноса, выход признака усторой. вместе с детифрированными раз-, ловного перехода регистра микрокорядами (на дешифраторе 19) с седьмых манд соединен с входом установки, выходов поля кода функции перехода признака условного перехода формиродля режима контроля регистра 3 микро- 30 вателя адреса и признака переноса, команд служат для формирования адре- выход кода маски поля операции ре са следующей микропрограммы (на груп- гистра микрокоманд соединен с входом пе элементов И 21). управления маскировани м блока масВ этом режиме в последней микро- кирования кода операции, выход прикоманде команды Управляющей програм- 35 знака переноса операционного блока мы записан признак контроля операци- соединен с входом признака условноонного блока, который записывается го перехода формирователя адреса и в триггер 15 и через элемент И 14 по- признака переноса, выход блока памяступает на управляющий вход коммута- ти микрокоманд соединен .с информацитора 12, открывая его по первым вхо- 40 онным входом регистра микрокоманд, дам, вследствие чего на вход управ- а т л и ч а ю шийся тем, что, ления коммутацией блока 2 поступает с целью увеличения быстродействия, адрес следующей микрокоманды, сформи- он дополнительно содержит блок упрованный в блоке 8 режима проверки равления режимами, блок проверки результата. 45 результата, причем блок управления

Сигналы на входах 10 и 11 зада- режимами содержит коммутатор, группу ются из блока анализа прохождения Н элементов И (где И вЂ” разрядность

УпРавлЯющей пРогРаммы (не показан). поля функции перехода в микрокоманТакой принцип постРоения позволяет . де) триггер контроля, первый элемент обрабатывать быстРые Участки про- -" И триггер управления второй эле1 1 грамм без сервисной и .;онтрольной мент И дешифратор кода функции пеФ пРовеРки, а на медленных Участках, рехода а блок проверки результата.

t поэволЯющих выполнЯть команДы за боль- одержит дешифратор кода ф о, шее вРемЯ, к основным микРокомандам г у Я элементов И, выход признаKoMaHPbl добавлЯютсЯ микРокоманды сер- ка ре а коктроля блока п я мик55 висной обработки или контроля. рокоманд соединен с входом триггера

Ф о р м у л а и з о б р е т е н и я контроля, выход которого соединен с

Процессор, содержащий блок памя- первым входом первого элемента И, ти микрокоманд, регистр микрокоманд, выход которого соединен с управляю12803 щим входом коммутатора, выход которого соединен с входом задания функции перехода к следующему адресу формирователя адреса и признака переноса выход признака режима сервисной обработки блока памяти микрокоманд соединен с входом триггера управления, выход которого соединен с первым входом второго элемента И, выход которого соединен со стробирую.щим входом дешифратора кода функции перехода, информационный вход которого соединен с выходом поля кода функции перехода для режима сер. висной обработки блока памяти микро- l5 команд, выход i-го разряда (i=<,m) .поля маски -функции перехода регистра микрокоманд соединен с первым входом i-ro элемента И группы блока управления режимами, второй вход кото- 20 рого соединен с выходом i-го разря. да дешифратора кода функции перехо78 8 да, вход задания режима контроля процессора соединен с вторым входом первого элемента И, вход задания режима сервисной обработки процессора соединен с вторым входом второго элемента И, выход поля функции перехода для режима контроля регистра микрокоманд соединен с входом дешифратора кода, i-ый выход которого соединен с первым входом i-го элемента

И группы блока проверки результата, второй вход которого соединен с i-ым выходом шифратора, вход которого соединен с информационньи выходом операционного блока, первая группа информационных входов коммутатора соединена с выходами элементов И группы блока управления режимами, вторая группа информационных входов коммутатора соединена с выходами элементов.И группы блока проверки результата, 1280378!

280378

1280378

Составитель С.Кулик

Редактор Л.Пчелинская Техред Л.Олейник .Корректор М.Пожо Заказ 7051/42 Тираж 671 Подписное

ВНИИПИ Государственного комитета СС(Р по делам изобретений и открытий

113035, Москва, 35, Раунская наб., д. 4/5

Производственно-полиграфическое предприятие, r Ужгород, ул. Проектная, 4