Устройство для имитации неисправностей

 

Изобретение относится к вычислительной технике и может быть использовано при обработке оборудования и программ, выполняющих контроль и диагностир-ование неисправностей. Цель изобретения - расширение функциональных возможностей ycTpoActBa за счет имитации неисправностей за-, цанной длительности и имитации повторных неисправностей. По заданному во втором регистре адреса адресу или заданному во втором регистре кода коду, на заданном в регистрах количества адресов и циклов цикле, а в блоках счета тактов такте выполнения программы ЦВМ, анализаторы выдают на формирователи сигнала неисправности одну или две неисправности (короткое замыкание, обрыв цепи) длительность которых и пауза между ними задаются. Устройство содержит два регистра адреса, блок сравнения адреса, счетчик адреса, регистр количества адресов, блок сравнения количества адресов, два регистра кода, блок сравнения кода, счетчик циклов и регистр циклов, блок сравнения циклов, два блока счета тактов, два анализатора, два коммутатора управления , два формирователя сигнала неисправности. 4 ил. сл

СОЮЗ СОЕЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУбЛИК

Ai (Я) 4 G 06 F 11/26

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОбРЕТЕНИЙ И ОТНРЫТИЙ (21) 3919530/24-24 (22) 02.07 ° 85 (46) 15.01,87, Бюл. Р 2 (72) С.Б.Белякова (53) 681.3(088.8) (56) Авторское свидетельство СССР

У 1016787, кл. G 06 F 11/26, 1982.

Авторское свидетельство СССР

4 1164715, кл. G 06 Р 11/26, 1984. (54) УСТРОЙСТВО ДЛЯ ИМИТАЦИИ НЕИСПРАВНОСТЕЙ (57) Изобретение относится к вычислительной технике и .может быть использовано при обработке оборудования и программ, выполняющих контроль и диагностирование неисправностей.

Цель изобретения — расширение функциональных возможностей устройства . за счет имитации неисправностей sa-. цанной длительности и имитации повторных неисправностей. По заданному во втором регистре адреса адресу или заданному во втором регистре кода коду, на заданном в регистрах количества адресов и циклов цикле, а в блоках счета тактов такте выполнения программы ЦВМ, анализаторы выдают на формирователи сигнала неисправности одну или две неисправности (короткое замыкание, обрыв цепи) длительность котбрых и пауза между ними задаются. Устройство содержит два регистра адреса, блок сравнения адреса, счетчик адреса, регистр количества адресов, блок сравнения количества адресов, два регистра кода, блок сравнения кода, счетчик циклов и регистр циклов, блок сравнения циклов, два блока счета тактов, два анализатора, два коммутатора управ-ления, два формирователя сигнала неисправности. 4 ил.!

5 ? двух счетчиков), причем выходы сумматоров объединяются схемой И, в качестве формирователей 33 и 34 — нормально замкнутые и нормально разомкнутые коммутаторы для имитации обрыва и короткого замыкания в качестве коммутаторов 31 и 32 управления— тумблеры для подключения к выходу 39 анализатора 19 или выходу 40 анализатора 20.

Устройство работает следующим образом.

При подготовке устройства к работе группа входов первого регистра 1 адреса подключается к цепям передачи адреса команд, группа входов первого регистра 7 кода подключается к цепям передачи кодовых слов. Счетные входы счетчиков 42 в блоках 13 и 14 счета тактов и счетчиков 22 и 28 в блоке

18 управления подключены к входу 17 генератора тактовых импульсов. Выходы устройства подключены к выбранной точке схемы ЦВМ и к внешним связям ЦВМ, в которых необходимо имитировать неисправность. Коммутаторами 31 и 32 устанавливается нужная неисправность (цепь задания неисправности по совпадению адреса или цепь задания неисправности по совпадению кода).

Каждый блок счета тактов содержит триггер 41, счетчик 42 тактов и ре- 50 гистр 43 тактов, соединенные с блоком 44 сравнения тактов, элемент

И 45, Схема 23 запрета состоит из элементов НЕ 46, И 47, и триггера 48.

В качестве блоков 3, 6, 9, 12, 27, 30 и 44 сравнения используются поразрядные сумматоры по модулю два сигналов со счетчика и регистра (ини

f l 2837

Изобретение относится к вычислительной технике и может быть использовано при отработке оборудования и программ, выполняющих контроль и ,циагностирование неисправностей. 5

Цель изобретения — расширение функциональных возможностей устройства за счет имитации неисправностей заданной длительности и имитации повторных неисправностей. f0

На фиг.1 и 2 изображена структурная схема предлагаемого устройства; на фиг.3 — схема блока счета тактов, на фиг.4 — схема запрета.

Устройство содержит первый 1 и второй 2 регистры адреса, блок 3 сравнения адреса, счетчик 4 адреса и регистр 5 количества адресов, блок

6 сравнения количества адресов, первый 7 и второй 8 регистры кода, блок

9 сравнения кода, счетчик 10 циклов и регистр 11 циклов, блок 12 сравнения циклов, содержащий первый 13 и второй 14 блоки счета тактов, входы пуска первого 15 и второго 16 анализаторов, тактовый вход 17 устройства, блок 18 управления, содержащий два анализатора 19 и 20; кажцый из которых содержит элемент ИЛИ 21, счетчик

22 длительности отказа, схему 23 запрета, два регистра 24 и 25 длитель— ности первого и второго отказов, группу элементов ИЛИ 26, блок 27 сравнения длительности отказа, счетчик 28 паузы, регистр 29 паузы, блок

30 сравнения паузы. Блок управления также содержит первый 31 и второй 32 коммутаторы управления. Кроме того устройство содержит первый 33 и второй 34 формирователи сигнала неисп40 равности.

На схеме устройства также обозначены выход 35 блока сравнения паузы, выход 36 элемента ИЛИ, первый 37 и второй 38 выходы схемы запрета 23, 45 выходы 39 и 40 первого и второго анализаторов.

В исходном состоянии первый регистр 1 адреса, счетчик 4 адреса, первый регистр 7 кода, счетчик 10 циклов, триггер 41, счетчик 42 тактов, счетчик 22 длительности отказа, счетчик 28 паузы обнулены, второй регистр 2 адреса, второй регистр 8 кода, регистр 5 количества адресов, регистр ll циклов, регистр 43 тактов, регистр 24 длительности первого отказа, регистр 25 длительности второго отказа, регистр 29 паузы, первый и второй 31 и 32 коммутаторы управления находятся в произвольном состоянии. Для внесения определенной неисправности — одиночной или повторной — в нужном такте и цикле выполнения команды или при передаче заданного кода, устанавливаются начальные условия: во втором регистре

2 адреса — адрес команды, в регистре

5 количества адресов — код количества повторений адреса, во втором регистре 8 кода — кодовое слово, в регистре 11 циклов — количество повторений кодового слова, в регистре 43 тактов — количество тактов, по истеI 28 3 чении которых необходимо внести первую неисправность, в регистрах 24 и

25 длительности первого и второго отказов — количество тактов в течение которых длится отказ, в регистр

29 паузы — количество тактов между первым и TIQBTopHblMH отказами; коммутаторы 31 и 32 управления подключают цепи формирования неисправности по совпадению адреса и по совпадению кода к первому или второму формирователю 33 и 34, имитирующим короткое замыкание или обрыв цепи. Начальные условия задаются тумблерами вручную перед началом работы. В ходе выполне- 15 ния программы в определенный момент времени, когда в первый регистр l адреса записывается адрес равный адресу, записанному во втором регистре

2 адреса, на выходе блока 3 сраВНе- 20 ния адреса появляется сигнал сравнения, который поступает на счетчик 4 адреса. Счетчик 4 адреса начинает считать адреса команд программы ЦВМ.

В случае равенства количества адресов в счетчике 4 адреса и в регистре 5 количества адресов блок сравнения 6 выдает сигнал в первый блок

13 счета тактов. В то же время при передаче кодовых слов по внешним

I связям ЦВМ в определенный момент времени (может быть одновременно с выходом на заданный адрес) кодовое слово в первом регистре 7 кода становится равным кодовому слову во втором регистре 8 кода, тогда блок 9 сравнения кода выдает сигнал сравнения, который поступает иа счетчик 10 циклов. Счетчик 10 циклов начинает считать циклы передачи заданного кода.

В случае равенства количества циклов в счетчике 10 циклов и в регистре ll циклов блок 12 сравнения. циклов выдает сигнал во второй блок 14 счета тактов. Под действием сигналов с блока 6 сравнения количества адресов и с блока 12 сравнения циклов триггер

41 любого блока счета тактов 13 и 14 переходит в единичное состояние, при

I 56 этом снимается сигнал с входа обнуле-! ния счетчика 42 тактов и счетчик начинает считать импульсы тактовой частоты, поступающие на его счетный вход. В момент сравнения содержимого счетчика 42 тактов с содержимым ре.гистра 43 тактов на выходе блока 44 сравнения тактов появляется сигнал, при совпадении которого с сигналом 75

1 н» единичном выходе триггера 4! формируется сигнал на выходе элемента

И 45, который поступает на запрещающий вход счетчика 42 тактов и на блок

18 управления, Сигнал, поступающий иэ блоков 13 и 14 счета тактов на анализаторы 19 и 20, проходит через элемент ИЛИ 21 и поступает на разрешающий вход счетчика 22 длительности отказа. Счетчик 22 начинает считать импульсы тактовой частоты, поступающие на счетный вход. Код с регистра

24 длительности первого отказа по разрешению схемы 23 запрета поступает на группу элементов ИЛИ 26, туда же поступает код с регистра 25 длительности второго отказа. Коды со счетчика 22 длительности отказа и с группы элементов ИЛИ 26 поступают на блок 27 сравнения длительности отказа. При совпадении кодов на выходе блока 27 сравнения длительности отказа появляется сигнал, который сбрасывает счетчик длительности отказа 22, разрешает счет тактовых импульсов счетчику паузы 28 и поступает на коммутаторы 31 и 32 управления, откуда поступает на формирователи 33 и 34 сигнала неисправности 33 и 34, имитирующие короткое замыкание и обрыв цепи.

В это время счетчик 28 паузы выдает коды в блок 30 сравнения паузы, где они сравниваются с кодом, поступающим с регистра паузы 29, при их совпадении выдается сигнал, который сбрасывает счетчик паузы и запрещает ему дальнейший счет импульсов; этот же сигнал поступает на элемент ИЛИ

21 и на схему 23 запрета. Элемент

ИЛИ 21 пропускает либо сигнал 15, поступающий с первого блока счета тактов (для схемы 19 в схеме 20 сигнал 16, поступающий со второго блока счета тактов), либо сигнал 35, поступающий с блока 30 сравнения паузы. Схема 23 запрета блокирует выдачу кода с регистра 25 длительности второго отказа при отсутствии сигнала с блока 30 сравнения паузы и с регистра 24 длительности первого отказа при наличии сигнала

35 с блока 30 сравнения паузы. При поступлении сигнала с блока 30 сравнения паузы на схему 23 запрета регистр 25 длительности второго отказа выдает код, который через группу элементов ИЛИ 26 поступает в блок

27 сравнения длительности отказа, на второй вход которого поступает

1;> 4, 5 код со счетчика длительно< ти о1 каза, который начинает счет по разрешающему сигналу, поступающему с элемента

ИЛИ 21. Счетчик паузы ?8 УЖе за(>локирован сигналом с блока сравнения паузы. Таким образом, сигнал из блока 27 сравнения длительности отказа только срабатывает счетчик 22 длительности отказа и поступает на коммутаторы 31 и 32 управления. 10

По окончании отработки заданных неисправностей устройство приводится в исходное состояние (обнуляются счетчики и регистры) и устройство готово к очередному заданию неисправности.

Формула изобретения

Устройство для имитации неисправ- 20 костей, содержащее первый и второй регистры адреса, блок сравнения адреса, счетчик адреса, регистр количества адресов, блок сравнения количества адресов, первый и второй ре- 25 гистры кода, блок сравнения кода, счетчик циклов, регистр циклов, блок сравнения циклов, первый и второй блоки счета тактов и первый и второй формирователи сигнала неисправ- 30 ности, причем адресный вход устройства подключен к информационному входу первого регистра адреса, выходы первого и второго регистров адреса соединены соответственно с первым и вторым входами блока сравнения адреса, выход которого соединен со счетным входом счетчика адреса, выход которого и выход регистра количества адресов соединены соответст- 40 венно с первым и вторым входами блока сравнения количества адресов, выход которого соединен с разрешающим входом первого блока счета тактов, информационный вход устройства под- 45 ключен к информационному входу первого регистра кода, выход которого и выход второго регистра кода соединены соответственно с первым и вторым входами блока сравнения кода, g0 выход которого соединен со счетным входом счетчика циклов, выход которого и выход регистра циклов соединены соответственно с первым и вторым входами блока сравнения циклов, выход которого соединен с разрешающим входом второго блока счета тактов, счетные входы первого и второго блоков счета тактов подключены к тактовому нходу устройства, выходы первого и второго формирователей сигнала неисправности являются соответственно первым и вторым информационными выходами устройства, о т л и ч а ю щ е е— с я тем, что, с целью расширения функциональных возможностей за счет имитации неисправностей заданной длительности и имитации повторных неисправйостей, оно содержит два анализатора и два коммутатора управления, входы пуска первого и второго анализаторов соединены с выходами соответственно первого и второго блоков счета тактов, выходы первого и второго анализаторов соединены соответственно с первыми и вторыми информационными входами первого и второго коммутаторов управления, выходы которых соединены с входами соответственно первого и второго формирователей сигнала неисправности, входы синхронизации первого и второго анализаторов подключены к тактовому входу устройства, причем каждый анализатор содержит элемент ИЛИ, счетчик длительности отказа, элемент НЕ, элемент И, триггер, регистр длительности первого отказа н регистр длительности второго отказа, группу элементов ИЛИ, блок сравнения длительности отказа, счетчик паузы, регистр паузы, блок сравнения паузы, выход которого соединен с S-входом триггера, с входом элемента НЕ, с первым входом элемента ИЛИ и входом сброса счетчика паузы„ вход пуска анализатора подключен к первому входу элемента И и второму входу элемента ИЛИ, выход которого соединен с разрешающим входом счетчика длительности отказа, выходы разрядов которого соединены с первой группой входов блока сравнения длительности отказа, вторая группа входов которого соединена с выходами элементов ИЛИ группы, выход элемента НЕ соединен с вторым входом элемента И, выход которого соединен с R-входом триггера, единичный и нулевой выходы которого соединены с входами разрешения соответственно регистра дли тельности второго отказа и регистра длительности первого отказа, первые и вторые входы элементов ИЛИ группы соединены с выходами разрядов соответственно регистра длительности первого отказа и регистра длительности второго отказа, выход блока сравнения длительности отказа соеди1283775 (Ри2. 1 нен с разрешающим входом счетчика паузы и входом сброса счетчика длительности отказа и подключен к выходу анализатора, выходы счетчика паузы и регистра паузы соединены соответственно с первым и вторым входами блока сравнения паузы, счетные входы счетчиков длительности отказа и паузы подключены к входу синхронизации анализатора.

«l

«(«l

«

l f

1j

1!

ij

I

Диг. 5

Составитель Д.Ванюхин

Редактор П.Пчолинская Техред Д.Олейник Корректор H.Êîðîëü

Тираж 670 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., ц. 4/5

Заказ 7443/48

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4