Цифровой дискриминатор

 

Устройство относится к области автоматики и вычислительной техники и может найти применение в системах регистрации и обработки случайных сигналов, в частности может быть использовано для обработки данных, получаемых от координатометра. Цель изобретения - повышение достоверности выводимой информации за счет запрета вывода сбойных значений.Устройство содержит переключатель уровней , счетчики, регистры, схемы сравнения , блок управления, блок последовательной фиксации, включающий преобразователь кода, дешифратор, накапливакщий регистр, группу злементов И, схему сравнения. Достоверность вьшодимой информации повышается за счет определения величины .приращения путем идентификации в поступающей информации сбойной ситуации и запрещения вьшода сбойного измеренного значения, соответствующего заданному уровню дискриминации. 1 з.п. ф-лы, 3 ил. W ю ас СХ) а 00

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РНИ)УБЛИН

09) (И) (5)) 4 G 06 F 7 02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 391 1562/24-24 (22) 30.05.85 (46) 07,02.87. Бюл. И - 5 .(71) Специальное конструкторское бюро биологического приборостроения с опытным производством Института физики АН АЗССР (72) M.Н.Штейнберг (53) 681.325.5(088.8) (56) Авторское свидетельство СССР

1) 591854, кл. С 06 Г 7/00, 1975.

Авторское свидетельство СССР

И 1023320, кл. G 06 F 7/02, 1983. (54) ЦИФРОВОЙ ДИСКРИИИНАТОР (57) Устройство относится к области автоматики и вычислительной техники и может найти применение в системах регистрации и обработки случайных сигналов, в частности может быть ис- пользовано для обработки данных, получаемых от координатометра. Цель изобретения — повышение достоверности выводимой информации эа счет запрета вывода сбойных значений.Устройство содержит переключатель уровней, счетчики, регистры, схемы сравнения, блок управления, блок последовательной фиксации, включающий преобразователь кода, дешифратор, накапливающий регистр, группу элементов И, схему сравнения. Достоверность выводимой информации повышается за счет определения величины ,приращения путем идентификации в поступающей информации сбойной ситуации и запрещения вывода сбойного измеренного значения, соответствующего за" данному уровню дискриминации. 1 з.п. ф-лы, 3 ил.

1 128

Изобретение относится к автоматике и вычислительной технике и может найти применение в системах регистрации и обработки случайных сигналов, в частности может быть использовано для обработки данных, получаемых от координатометра.

Цель изобретения — повышение достоверности выводимой информации за счет запрета вывода сбойных значений.

На фиг. 1 приведена структурная схема цифрового дискриминатора; на фиг. 2 — функциональная схема блока управления, на фиг. 3 — функциональная схема преобразователя кода.

Цифровой дискриминатор (фиг.1-3) содержит информационный вход 1, счетчики 2-4, переключатель 5 уровней, регистры 6 и 7, схемы 8-10 сравнения, блок i 1 управления, группу 12 элементов И, блок 13 последовательной фиксации, вход 14 начала цикла, и выходы 15 цифрового дискриминатора.

Блок 11 управления содержит элементы И 16 и 17, элемент ИЛИ 18, триггер 19, формирователь 20 заднего фронта импульса, элементы 21 и 22 задержки, выходы 23 — 26 блока уп- равления и входы 27 — 30 блока управления (фиг. 2).

Блок 13 последовательной фиксации содержит дешифратор 31, схему 32 элементов И, накапливающий регистр 33, преобразователь 34 кода и схему 35 сравнения.

Преобразователь 34 кода состоит из последовательно соединенных элементов ИЛИ 36, вторые входы которых подключены к соответствующим выходам разрядов дешифратора 37. Входы дешифратора 37 соединены с входами преобразователя 34 кода; выходы элементов ИЛИ соединены с соответствующими выходами разрядов преобразователя 34 кода.

Третья схема 10 сравнения содержит вычитатель 38 и дешифратор 39.

Цифровой дискриминатор работает следующим образом.

В исходном состоянии счетчики 2-4 и регистры 6-7 обнулены. Значение выходного кода регистра 33 блока 31 последовательной фиксации также нулевое.

Перед началом цикла обработки анализируемой величины на управляющий вход 14 подается сигнал высокого уровня, а затем на информационный

8687 2

50

5

30 вход 1 поступает унитарный код анализируемой величины.

Этот код накапливается на счетчике 2 и делится счетчиком 4. Коэффициент деления устанавливается переключателем 5 уровней.

Импульсы кратности формируются на выходе схемы 8 сравнения, которые, кроме входа установки нуля счетчика

4, поступают также на счетный вход счетчика 3.

Таким образом, в конце цикла обработки анализируемой величины в счетчике 4 содержится код остатка от деления этой ве;ичины, а в счетчике 3 код результата деления, I

В конце цикла обработки анализируемой величины на управляющий вход

14 подается сигнал низкого уровня, в соответствии с которым на выходах

23 — 26 блока 11 управления формируются сигналы соответственно записи информации иэ счетчиков 3 и 4 в регистры 6 и 7, сигнал вывода информации через группу элементов И 12, установки накапливающего регистра 33 в исходное нулевое состояние, а также записи возбужденного разряда дешифратора 31 в соответствующий разряд накапливающего регистра 33. Номер этого разряда соответствует коду остатка от деления поступившей анализируемой величины.

Последующие циклы обработки аналогичны первому, но в конце каждого цикла на выходах 23 — 25 блока 11 управления формируются сигналы только в том случае, если на входе 27 блока 11 управления сигнал равенства с выхода схемы 9 сравнения, т.е. начало отсчета последующих анализируемых величин, совпадает с первой, на входе 28 блока 11 управления сигнал неравенства с выхода схемы 10 сравнения, т.е. значение последующей анализируемой величины не равно предыдущей.

При этом вычисленное третьей схемой 10 сравнения значение приращения должно быть равно единице.

Еще одним дополнительным условием формирования сигналов на выходах 2225 блока 11 управления является наличие сигнала равенства на входе 29 блока 11 управления с выхода схемы

35 сравнения блока 13 последователь- ной фиксации. Формирование этого сигнала происходит следующим образом.

1288687

В конце каждого цикла обработки анализируемой величины сигнал с выхода 26 блока 11 управления поступает на один управляющий вход блока

13 последовательной фиксации. 5

Этот сигнал через соответствующий элемент И схемы 32, открытый соответствующим возбужденным разрядом дешифратора 31, переключает соответствующий разряд накапливающего 10 регистра 33, состоящего, например, из триггеров D-типа, на информационных Р-входах которых установлены потенциалы логической "1" (не показано), В случае, если происходит непре- 15 рывное отслеживание измеряемого параметра, т.е. в поступающих на информационный вход 1 данных присутствуют последовательно изменяющиеся значения этого параметра, то на вы- 20 ходах накапливающего регистра 33 по мере прохождения указанных последовательно изменяющихся значений (промежуточных флаговых значений) устанавливаются сигналы логической "1".

Число окончательно установленных сигналов логической "1". равно разности между двумя смежными выводимыми значениями и равно значению, заданному в переключателе 5 уровней. 30

При этом происходит равенство накопленного в регистре 33 значения кода с кодом, полученным на выходах преобразователя 34, и на выходе схемы 35 сравнения формируется разре- 35 шающий потенциал, подаваемый на вход

29 блока 11 управления.

При этом в конце цикла обработки анализируемой величины при подаче на управляющий вход 14 сигнала низ- 40 кого уровня на выходах 23 — 26 блока 11 управления формируются сигналы, подаваемые соответственно в блоки

12,6 и 7, 13.

В случае наличия сбойной ситуации 45 в поступающей информации, когда зна-, чение исследуемого параметра скачком изменяется на величину, равную шагу дискретизации, на входах 27 и

28 блока 11 управления присутствуют разрешающие потенциалы (в соответствии с описанным принципом работы соответствующих блоков), а на выходе схемы 35 сравнения существует запрещающий потенциал. 55

В случае, когда между двумя смежными выводимыми значениями анализируемого параметра происходит регистрация всех промежуточных фланговых значений, но в момент достижения очередного выводимогс значения происходит скачок измеряемого параметра, например, на величину шага квантования, то на входах 27 и 29 блока 11 управления существуют разрешающие потенциалы, однако на входе 28 — запрещающий потенциал, обусловленный величиной приращения, вычисленной в третьей схеме 10 сравнения и отличающейся от единицы.

Формула изобретения

1. Цифровой дискриминатор, содержащий первый, второй и третий счетчики, первую, вторую и третью схемы сравнения, группу элементов И, первый и второй регистры, переключатель уровней и блок управления, включающий формирователь заднего фронта импульса, триггер,.два элемента И, элемент ИЛИ и первый элемент задержки, причем выходы переключателя уровней соединены с первой группой входов первой схемы сравнения, вторая, группа входов которой соединена с . группой информационных входов первого регистра, с первой группой входов второй схемы сравнения и выходами разрядов первого счетчика, счетный вход которого соединен со счетным входом второго счетчика и подключен к информационному входу дискриминатора, выходы разрядов второго счетчика соединены с первыми входами элементов И группы, выходы которых являются выходами дискриминатора, выход первой схемы сравнения соединен с входом установки в нулевое состояние первого счетчика и счетным входом третьего счетчика, выходы разрядов которого соединены с информационными входами второго регистра и первой группой входов третьей схемы сравнения, вторая группа входов которой соединена с выходами разрядов второго регистра, выходы разрядов первого регистра подключены к второй группе входов второй схемы сравнения, вход начала цикла дискриминатора подключен к входу формирователя заднего фронта блока управления, выход которого соединен со счетным входом триггера и первым входом первого элемента И, второй вход которого соединен с инверсным выходом триггера, а выход подключен к первому входу элемента ИЛИ, выход которого сое1288687 динен с входом первого элемента задержки, а второй вход с выходом второго элемента И, первый и второй входы которого соединены с выходами второй и третьей схем сравнения, выход разрешения выдачи блока управления подключен к вторым входам элементов И группы, выход разрешения переписи блока управления соединен с входами разрешения записи регистров, отличающийся тем, что, с целью повышения достоверности выводимой информации за счет запрета вывода сбойных значений, третья схема сравнения включает вычитатель и дешифратор разности, в блок управления введен второй элемент задержки, и в устройство введен блок последовательной фиксации, содержащий дешифратор, группу элементов И переписи, накапливающий регистр, преобразователь кода, схему сравнения, причем первая и вторая группы входов третьей схемы сравнения являются соответственно первой и второй группами входом вычитателя, выходы разрядов которого соединены с соответствующими входами дешифратора разности, выход которого является выходом третьей схемы сравнения, выходы разрядов первого счетчика соединены с соответствующими входами дешифратора блока последовательной фиксации, выходы которого соединены с первыми входами элементов И переписи группы, выходы которых соединены с соответствующими информационными входами накапливающего регистра, выходы разрядов которого соединены с первой группой входов схемы сравнения. блока последовательной фиксации, вторая группа входов которой соединена с выходами преобразователя кодов, входы которого соединены с выходом переключателя уров- ней, выход схемы сравнения блока последовательной фиксации подключен

10 к третьему входу второго элемента И, четвертый вход которого через второй элемент задержки соединен с выходом формирователя заднего фронта импуль;са, подключенного к вторым входам элементов И переписи группы блока последовательной фиксации, выход элемента ИЛИ является выходом разрешения переписи. блока управления, выход первого элемента задержки является

20 выходом разрешения выдачи блока управления и подключен к входу установки в "0" накапливающего регистра блока последовательной фиксации.

2. Устройство по п. 1, о т.л ич а ю щ е е с я тем, что преобразователь кода содержит дешифратор и (n-1) элементов ИЛИ, где n — число выходов дешифратора, причем входы дешифратора являются входами преоб30 разователя кода, i-й выход дешифратора, где i=1,...,(ï-1), соединен с первым входом i-го элемента ИЛИ, второй вход i-го элемента И соединен с выходом (i+1)-го элемента ИЛИ, второй вход (и-i)-го элемента ИЛИ соединен с п-м выходом дешифратора, выходы элементов ИЛИ являются выходами преобразователя кода.

1288687

1288687

Корректор В. Бутяга

Подписное

Производственно"полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

27

28

Составитель Е. Иванова

Редактор О. Головач Техред В.Кадар

Заказ 7809/47 Тираж 694

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, москва, Ж-35, Раушская наб., д. 4/5