Устройство для вычисления функции

 

Изобретение относится к области вычислительной техники и может быть использовано как функциональный .преобразователь в реальном масштабе времени. Целью изобретения является повьшение точности воспроизведения значений функции при заданных объемах памяти за счет увеличения числа узловых точек значением функции . Устройство для вычисления функ-. ции содержит счетчик 1 интервалов, дешифратор 2, первый шифратор 3, блок 4 памяти приращения функции, первый буферный регистр 5, первьй сумматор 6, первый регистр 7 итерации , регистр 8 результатов, блок 9 управления, второй шифратор 10, блок II памяти приращения аргумента, второй буферный регистр 12, второй сумматор 13, второй регистр 14 итерации , счетчик 15 адреса. В блоках 4 и 11 памяти хранятся принципиально различные значения приращения функции и аргумента. Восстановление значения функции происходит суммированием величин приращения и предьщущего значения функции. 5 ил. (Л е 21 о сд

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (5!) 4 G 06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ю

f7

1Ó й

ГОСУДАРСТВЕННОЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3931257/24-24 (22) 17.07.85 (46) 15.02.87. Бвл. Р б (71) Восточно-Сибирский технологический институт (72) N),Ф.Мухопад и В.Б.Смолов (53) 681. 325 (088. 8) (56) Авторское свидетельство СССР

Р 579622, кл. G 06 F15/32, 1975.

Мухопад N.Ô. Нроектирование специализированных микропроцессорных вычислителей. — Новосибирск: Наука, 1981, с.37. (54) УСТРОЙСТВО ДЛЯ В11ЧИСЛЕНИЯ ФУНКЦИИ (57) Изобретение относится к области вычислительной техники и может быть использовано как функциональныи .преобразователь в реальном масштабе времени. Цельш изобретения является повышение точности воспроизведения значений Функции при заданных объемах памяти за счет увеличения числа узловых точек значением функции. Устройство для вычисления функ-, ции содержит счетчик 1 интервалов, дешифратор 2, первый шифратор 3, блок 4 памяти приращения функции, первый буферный регистр 5, первый сумматор б, первый регистр 7 итерации, регистр 8 результатов, блок 9 управления, второй шифратор 10, блок

l1 памяти приращения аргумента, второй буферный регистр 12, второй сум1 матор 13, второй регистр 14 итерации, счетчик 15 адреса. В блоках 4 и 11 памяти хранятся принципиально различные значения приращения функции и аргумента. Восстановление значения функции происходит суммированием величин приращения и предыдущего значения функции. 5 нл.! 129

Изобретение относится к вычислительной технике и может быть исполь зовано в информационно-измерительных и управляющих системах при выполнении функциональных преобразований в реальном масштабе времени.

Цель изобретения — повышение точности воспроизведения функции при заданных объемах памяти за счет увеличения числа узловых точек значений функции.

На фиг.! представлена функциональная схема устройства для вычисления функции; на фиг.2 — алгоритм

Функционирования устройства; на

Фиг.3 — схема блока управления; на фиг.4 — схема узла тактирования; на фиг.5 — пример задания функции у = F (х).

Устройство для вычисления функции содержит счетчик 1 интервалов, дешифратор 2, первый шифратор 3 адреса,, блок 4 памяти приращений функции, первый буферный регистр 5, первый сумматор 6, первый регистр 7 итераций, регистр 8 результата, блок 9 управления, второй шифратор 10 адреса, блок ll памяти приращений аргумента, второй буферный регистр 12, второй сумматор 13, второй регистр 14 итерации, счетчик 15 адреса.

Блок 9 управления содержит первый 16 и второй 17 входы задания режима тактирования, первый 18 и второй 19 входы задания режима приращения аргумента, вход 20 запуска, элемент 21 задержки, генератор 22 импульсов, шифратор 23 управления, первый регистр 24 состояния, группу элементов И 25, второй .регистр 26 состояния, дешифратор 27 управления, узел 28 тактирования, второй 29 и первый 30 элементы ИЛИ, первый 31 и второй 32 триггеры, второй 33 и первый 34 элементы И.

Узел 28 тактирования содержит первый 35 и второй 36 элементы ИЛИ, первый 37 и второй 38 эле юенты И, третий 39 и четвертый 40 элементы И, пятыи 41, шестой 42, седьмой 43, восьмой 44 элементы И, третий 45 и четвертый 46 элементы ИЛИ, первый

47 и второй 48 элементы НЕ.

Устройство функционирует следующим образом.

На Аиг.5 представлен пример графика воспроизводимой функции у =

=, F (х), I де обозначено: 3;,, 0305

1О

8„ — значения постоянных приращений, которым соответствуют приращения адресов В,, В,..., В, (r=9, 1

m=12); q — разность приращений функ1 ций у на i -м и 1.-1 ì интервале, т.е. q, = !1. — 5 л. — приращение ад(1 > ресов при смене 8, ; R. — разность приращений адресов Ha i -м и i-1-м интервале, т.е. R, = (; —,л;;) °

Эти номера i = m,rn-1,...,2,1,0 являются содержимым счетчика 1 интервалов, причем при переходе к новому интервалу блока 9 управления выдает сигнал вычитания единицы из содержимого счетчика 1 интервалов. Величины R;, составпяют содержимое блока 11 памяти приращений аргумента, причем адресом для этого блока памяти является унитарный код (порядковый номер полученный после дешифратора 2! .

Для сокращения объема блока ll памя— ти приращений аргумента в НрМ хранят. ся только различные R; (не равные друг другу, поэтому выходы дешифра- тора 2,, адресуемые к одному и тому же значению В,, объединяются вторым шифратором !О.

Аналогично в блоке 4 памяти приращения Аункции хранятся различные значения езностей от приращений Аункций о,,3 ...., о„, т.е. q,= 6, Хотя закон смени приращений адресов и изменения заданной функции определяется видом самой функции F(х) величины изменения значения Аункции и изменения адреса практически всегда не.совпадают по значениям,(совпадения могут быть лишь на тех участках, где производная функции равна величине изменения адресов аргумента), поэтому выходы дешиАратора 2 первым шифратором 3 рбъединяются по свое- му правилу, в общем случае отличному от правила второго шифратора 10 для заданной Аункции реального времени.

Работа устройства осуществляется в строгой алгоритмической последовательности (фиг.2). После сигнала "Пуск" по входу 20 блок 9 управления производит установку всех регистров Pr 5,7,8,12 и 14 и счетчиков Счl, Сч15 в исходное (нулевое)

/ состояние оператор А ). Затем из

d числового блока 4 памяти приращений

Функции производится считывание содержимого нулевого адреса (операто3 1290305 ра А ) и запись в счетчик 1. В нуле1 вом адресе блока 4 памяти приращений функции хранится увеличенное на 1 количество интервалов функции F(x), а в нулевом адресе блока 11 памяти приращений аргумента — начальное значение у, котврое,направляется в регистр 8 результата (оператор А,). Далее осуществляется проверка содержимого счетчика 15 адреса. Если-содер- !О жимое Сч15 равно нулю (это бывает только в начале работы или в конце очередного интервала F(x), то из содержимого счетчика 1 интервалов вычитается 1 (оператор А . и осуще- 15 ствляется параллельное считывание из блоков 4 и 11 памяти с соответствующим выводом значений q u R. в

1 1 буферные регистры 5 и 12 и затем также параллельно производится сумми- 20 рование значений Pr5 + Рг7 и Рг12 +

+ Prl4 и вывод результатов в Рг7 и

Рг14 (операторы А — А и А — А

13 15 16 1Я

Содержимое Рг14 !количество отсчетов на данном х-м интервале) записы)Ч вается в Сч15,после чего производится проверка, поотупил ли запрос на выдачу очередного значения F(x) (оператор А, . Если запрос поступил, то производится вычисление значения 30 у = у +5; (оператор А ), значение счетчика, хранящего количество отсчетов на i; м интервале, уменьшается на 1;(Сч!5 = Сч15-1) и производится сброс в нулевое состояние 35 второго триггера блока 9 управления (оператор А ), после чего весь алгоритм повторяется с проверки содержимого счетчика 15 адреса.

Предлагаемое устройство может работать как с внутренним, так и с . внешним тактированием за счет наличия специальных входов 16 и 17. При работе с внутренним тактированием сигнал "1" на вход не подается, следовательно, первый триггер 31 устройства управления остается в нулевом состоянии и работа устройства управления осуществляется по алгоритму g0 с прямым переходом от состояния с к состоянию a . Если устройство для

5 вычисления тактов предполагается исполь3oBать с внешним тактированием, перед командой "Пуск" по входу 17 подается команда установки первого триггера 31 блока управления в состояние "!" ° В последнем случае устройство может работать с переменным интервалом (шагом вычисления . Устройство управления имеет дополнительный вход 16 для внешнего сброса первого триггера 31 в "0" (внутренний сброс оператором производится автоматически в конце работы, А,), что позволяет, используя входы 16, 17 и 19 работать также в режиме внешнего пуска, приостановки и продолжения счета с автоматическим тактированием, начиная с любой промежуточной точки значения F (х), Устройство вычисления функций ра- ботает в соответствии с алгоритмом

{ фиг.2), согласно которому блок 9 управления находится в ожидании сигнала внешнего тактирования (в данном случае временной метки, частота поступления которой может быть на несколько порядков ниже тактовой частоты работы блока управления), после его получения из счетчика адреса 15 производится вычитание 1.

Если при этом расчет производится внутри i-ro интервала (содержимое счетчика отлично от нуля), то производится считывание приращения

1 алгебраическое сложение его (сложение или вычитание) с предыдущим значением функции, хранящимся в первом регистре 7 итерации, и запись полученного значения в регистр 8 результата. B случае конца 1 -го интервала одновременно с процессом нахождения значения функции находится величина очередного i+1-го интервала, для этого также производятся операции, что и для V с блоком памяти приращений аргумента, вторым сумматором 13 и вторым регистром 14 итерации, после чего новое значение интервала в параллельном коде записывается на счетчик 15 адреса, а из счетчика 1 интервалов вычитается

1 для изменения номера интервала. Затем в блоке управления производит ся проверка„ не появился ли сигнал окончания и является ли этот сигнал окончания признаком завершения программы расчета всех значений функции, тогда производится начальная установка триггера внешнего тактирования.

Если прерывание является внешним сигналом, устройство переходит в режим ожидания следующего поступления сигнала,дх, сохраняя содержимое всех регистров памяти и счетчиков.

Блок 9 управления функционирует в следующей последовательности. По сигналу пПускп первый и второй регистры состояний устанавливаются в исходное (нулевое) состояние, через задержку производится запуск генератора 22 импульсов. По первому сигналу генератора 22 импульсов осуществляется опрос дешифратора 27 управления и узел 28 тактирования форми- f0 рует соответствующие команды управления А1 и сигнал перехода блока управления из нулевого в следующее состояние в полном соответствии с алгоритмом. Гледующим во времени f5 импульсом 7 производится перезапись а(с+1) в a(t), т.е. из

Рг24 содержимое переносится в Рг26.

Второй импульс генератора повторяет процедуру работы блока управления уже с первого состояния.

На фиг.3 введены следующие обозначения:

Т, дх — триггеры с кодовыми Вхо дами для установки признака "Внешнее тактирование" (Т) и поступления дх внешнего такта оче1290305 6

Формула изобретения

25 редного изменения х; синхронная пара импульсов, сдвинутых во времени таким образом, что для одного и того же момента времени tY (Г) л () состояния блока 9 управления в настоящий и последующий t+1 основной (7) такт времени; выходные команды блока

a(t), а (t+1) А,,А,, А у, ° °

А, Pr a (t) иРг a(t+1) управления; четырехразрядные регистры; выходы дешифратора.

L а;

Блок из восьми двухвходовых зле. ментов И служит для переписи содержимого Рг à(t+1) в Рг à(t), а шифратор — для преобразования унитарного (а,а,..., а ) кода состояния блока 9 управления в двоичный позиционный код состояния а (t+1).

Устройство для вычисления функции, содержащее дешифратор, первый шифратор адреса, блок памяти приращений функции, первый буферный регистр,. первый сумматор, первый регистр итерации и регистр результата, причем выход дешифратора соединен с входом первого шифратора адреса, выход которого соединен с адресным входом блока памяти приращений функции выход которого соединен с информационньм входом первого буферного ре-, гистра, выход которого соединен с входом первого слагаемого первого сумматора, выход которого соединен с информационными входами первого pe— гистра итерации и регистра результата, выход которого является выходом значения функции устройства, выход первого регистра итерации соединен с входом второго слагаемого первого сумматора, о т л и ч а ю щ е е с я тем, что, с целью повышения точности воспроизведения функции при заданных объемах памяти за счет увеличения числа узловых точек значений функции, в него введены счетчик интервалов, счетчик адреса, блок памяти приращений аргумента, второй шифратор адреса, второй буфернь:й регистр, второй сумматор, второй регистр итерации и блок управления, причем выход первого буферного регистра соединен с информационным входом счетчика интервалов, выход которого соединен с входом дешифратора, выход которого соединен с входом второго шифратора адреса, выход которо:.-о соединен с адресным входом блока. памяти приращений аргумента, выход которого соединен с информационным входом второго буферного ре— гистра, выход которого соединен с информационным входом регистра результата и входом первого.слагаемого второго сумматора, выход которого соединен с инфарма ",ионным входом

BT0poI регистра итерации, выход которого соединен с входом второго слагаемого второго сумматора и информационным входом счетчика адреса,,выход которого соединен с входом

Устройство может иметь различные варианты исполнения, в частности для расчета приращений вместо регистров, и сумматоров может быть использован микропроцессор. разрепкния вычислении на интервале блока управления, вход останова которого соединен с выходом счетчика интервалов, вход запуска устройства соединен с одноименным входом блока

cf5

7 1г управления, первый и второй входы задания режима тактирования устройства соединены с одноименными входами блока управления, первый и второй входы задания режима приращения аргумента устройства соединены с одноименными входами блока управления, первый тактовый выход блока управления соединен с входами сброса счетчика интервалов, счетчика адреса, первого и второго буферных регистров, первого и второго регистров итерации и регистра результата, второй тактовый выход блока управления соединен с входом разрешения записи счетчика интервалов, третий тактовый выход блока управления соединен с входом разрешения записи регистра результата, четвертый тактовый выход которого соединен со стробирующим входом первого регистра итераций, пятый тактовый выход блока управления соединен с входом . вычитания счетчика адреса, шестой тактовый выход блока управления соединен с входом вычитания счетчика интервалов, седьмой и восьмой тактовые выходы блока управления соединены со стробирующими входами соответственно первого и второго буферных регистров, девятый и десятый тактовые выходы блока управления соединены со стробирующими входами соответственно первого и второго сумматоров, одиннадцатый и двенадцатый тактовые выходы блока управления соединены с входами разрешения записи соответственно первого и второго регистров итерации, тринадцатый тактовый вы ход блока управления соединен с входом разрешения записи счетчика адреса, причем блок управления содержит два регистра состояния, дешифратор управления, шифратор управления, группу элементов И, элемент задержки, генератор импульсов,два ,элемента ИЛИ, два элемента И, два триггера и узел тактирования, содержащий четыре элемента ИЛИ, восемь элементов И и два элемента НЕ, причем вход запуска блока управления соединен с входами сброса первого и второго регистров состояния и через элемент задержки — с входом запуска генератора импульсов, первый выход которого соединен со стробирующим входом дешифратора управления, выход признака сброса устройст

90305 Я ва которого соединен с первым тактовым выходом блока управления, первый и второй выходы признака начальной установки дешифратора управления соединены соответственно с вторым и третьим тактовыми выходами блока управления, выход признака разрешения вычислений на интервале дешифратора управления соединен с первым входом первого элемента ИЛИ узла тактирования, выход признака внешнего тактирования дешифратора управления соединен с первым входом второго элемента., ИЛИ узла тактирования, выход признака переменного шага приращений дешифратора управления соединен с первыми входами первого и второго элементов И узла тактирования,выход признака разрешения вычислений на интервале дешифратора управления соединен с вторым входом первого элемента ИЛИ узла тактирования, выход признака останова вычислений дешифратора управления соединен с первым входом третьего элемента И и с перBbM входом четвертого элемента И узла тактирования, выход признака внешнего тактирования дешифратора управления соединен с вторым входом второго элемента ИЛИ узла тактирования, выход первого элемента ИЛИ узла тактирования соединен с первыми входами пятого и шестого элементов И этого узла, второй вход пятого элемента И узла тактирования соединен через первый элемент НЕ этого узла с выходом первого элемента И блока управления и вторым входом шестого элемента И узла тактирования, выход второго элемента ИЛИ узла тактирования соединен с первыми входами седьмого и восьмого элементов И этого узла, вторые входы седьмого и восьмого элементов И соединены соответственно с прямым и инверсным выходами первого триггера блока управления, вторые входы первого и второго элементов И узла тактирования соединены соответственно с прямым и инверсным выходами второго триггера блока управления, выходы седьмого и восьмого элементов И узла тактирования соединены с первыми входами третьего и четвертого элементов ИЛИ этого узла соответственно, вторые входы третьего и четвертого элемен-! тов ИЛИ узла тактирования соединены соответственно с выходами восьмого

l 2903 и девятого элементов И этого узла, второй вход третьего элемента И узла тактирования соединен через вто" рой элемент НЕ этого узла с вторым входом четвертого элемента И этого узла и выходом второго элемента И блока управления, выходы четвертого элемента ИЛИ и четвертого элемента И узла тактирования соединены соответственно с первыми входами 10 первого и второго элементов ИЛИ блока управления, выходы пятого элемента И, шестого элемента И, третьего элемента ИЛИ, четвертого элемента ИЛИ, третьего элемента И, четвертого элемента И узла тактирования соединены с входами шифратора управления, выходы которого соединены с информационными входами первого регистра состояний, выходы разрядов которого соединены с первыми входами соответствующих элементов И группы, вторые входы которых объединены и соединены с вторым выходом генера25 тора импульсов, выходы элементов И

05 0 группы соединены с информационными входами второго регистра состояний, выход которого соединен с входом дешифратора управления, первый и второй входы задания режима тактирования блока управления соединены с вторым входом второго элемента ИЛИ блока управления и входом сброса первого триггера блока управления соответственно, первый и второй входы задания режима блока управления соединены с вторым входом первого элемента ИЛИ и входом сброса второго триггера блока управления соответственно, вход разрешения вычислений на интервале и вход останова блока управления соединены с входами первого и второго элементов И блока управления соответственно, с первого по тринадцатый выходы дешифратора управления соединены с первого по тринадцатый тактовыми выходами блока управления и с первого по тринадцатый входами шифратора управления.

1 290305

1290305

А15Т Т д!! И

Составитель С.Куликов

Редактор М, Дылын Техред П.Олейник Корректор N. 1!!аропи

Производственно-полиграфическое предприятие, r.Óæãoðîä, ул. Проектная,4 ц д здбд ьц ЪЬ 7 8 а! й2 >>

Заказ 7902/46 Тираж б73 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Зу дю@8а

Х д, dZ QZ