Матричный вычислитель
Изобретение относится к области вычислительной техники и позволяет вычислять значения функции.вида Х;У( , где та - количество аргументов Xj и у . Матричный вычислитель содержит п разрядных вычислителей , каждый из которых состоит из блока 1 формирования результата , многовходовой сумматор 2, блок 3 вычитателей и первый и второй блоки 4 и 5 сумматоров. Блок 1 содер- ;кит с тматор и два сумматора по модулю два для ана.пиза знаковых разрядов слагаемых. На выходе одного из сум;- аторов по модулю два формируется значение соответствующего разряда результата. Блок 3 содержит т+1 вычитателей. Блоки 4 li 5 - по m сумматоров . Аргументы xj поступают с соответствующими разрядными сдвигами на входы блоков 4 и 5. Разрядные срезы аргументов у поступают на входы стробирования соответствующих сла- raet fl.ix и вычитаемых в блоках 4, 3 соответствующего разрядного вычислителя . 4 ил. с iS (Л ю 00 со sl со
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
1 Ж гг ") 1 с
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3874003/24-24 (22) 27.03.85 (46) 15.01.87. Бюл. У- 2 (71) Институт проблем моделирования в энергетике АН УССР и Львовский политехнический институт им. Ленинского комсомола (72) В.А. Гуляев, А.И. Стасюк, В.M. Чаплыга и Ю.Н. Спиченков (53) 681.325(088.8) (56) Стасюк A.È. Организация быстродействующих вычислителей на основе обратных разрядных операторов.
Киев, 1983 (Препринт/АН УССР. Ин-т электродинамики, 1"- 326).
Стасюк А,И. Однородные многофунк= циональные матричные процессоры.
Киев, 1983, с. 47-50, рис. 16, (Препринт/AH УССР, Ин-т электродинамики, 1 351) . (54) МАТРИЧНЫЙ ВЫЧИСЛИТЕЛЬ (57) Изобретение относится к области вычислительной техники и позволя.ЛО,» 1283791 А1 (5D 4 0 06 Г 15/347 7 ет вычислять значения функции вида
it! 1 ,С =ам х; ;, где тп — количество аргументов х, и У„ . Матричный вы .ислитель содержит и разрядных вычислителей, каждый из которых состоит из блока 1 формирования результата, многовходовой сумматор 2, блок
3 вычитателей и первый и второй блоки и 5 сумматоров. Блок 1 содержит сумматор и два сумматора по модулю два для анализа знаковых разрядов слагаемых. На выходе одного из сумматоров по модулю два формируется значение соответствующего разряда результата. Блок 3 содержит в+1 вычитателей. Блоки 4 и 5 — по m сумматоров. Аргументы х„ поступают с соответствующими разрядными сдвигами на входы блоков 4 и 5. Разрядные срезы аргументов у; поступают на входы стробировяния соответствующих слагаемых и вычитаемых в блоках 4, 3 соотг,етствующего разрядного вычислителя. 4 ил.! 1283791
Изобретение относится к вычислительной технике и может быть испольющий собой разрядное изображение числа а; — матрица бинарных элементов, составленная ментов,составленная из одинаковых разрядных ч(«) векторовй}=„ (44 вектор бинарных элементов, составленный из i-х компонентов разрядного вектоv ра Ы; вектор бинарных элементов составленный из i+1""õ ком}} 1Ф}
y; „- у} «у2 «y, «yòë) г Х У}
3=-1
-1, а } 1}с0
1, а,Фа =0
С}
О, а},®а =1, О
+1«H Ц} 1«
-2 о и -2 а -2 а н а, =а+Я; 2 х у, 2 х,=2 х®у (3) зовано в качестве спецпроцессора в комплексе с циАровой вычислительной машиной для увеличения автоматическо- 5 го управления быстропротекающими процессорами или динамическими объектами.
Цель изобретения — расширение класса решаемых задач эа счет вычис- 10 а ления функции вида
5 х; у;
Г} где m — количество аргументов х; иу,. 15
На Аиг. 1 приведена Аункциональная схема матричного вычислителя при т =
= 3 и п =3, где и — разрядность" аргументов; на фиг. 2 — 4 — Аункциональные схемы блока Аормирования ре- 20 . зультата, блока сумматоров и блока вычитателей соответственно, Матричный вычислитель содержит и разрядных вычислителей, каждый иэ которых содержит блок 1 формиро вания результата, многовходовой сумматор 2, блок 3 вычитателей,,первый и второй блоки 4 и 5 сумматоров. На входы б — 8 матричного вычислителя подаются аргументы х — х соответ- 30
} 3 ственно, на входы 9 — 11 — соответственно i-е разрядные среза аргументов у -у х=1«...«n на вход 12 аргумент, на выходах 1 3 Аормируются i-e разряды функции Ф, 35
Блок 1 Аормирования результата содержит сумматор 14 и сумматоры 15 по модулю два.
Первый и второи блоки 4 и 5 сумматоров содержит по m сумматоров 16. 40
Блок 3 вычитателей содержит ш+1 вычитателей 17.
Работа матричного вычислителя для вычисления зависимости вида осуществляется следующим образ ом.
Представим выражение (1) в разрядной 50 форме }.1) как ч " -(1+1) а а11) " ) а= .2 ху < +
1 с } где а =-(а,а,...,а ) — разрядный вектор, представля- . из разрядных
v векторов х, =
=(. х °
° ° ° «
И у" =11 у ...у — матрица бинарных элеразрядных векторов, формируемых
v как ,,)Е . а „ v
V «ry « ,у, 1" > < > ... — матрица бинарных элементов,составленная иэ понентов разрядных векто V ров у..
Вычислительный процесс определения значения -го разряда неизвестг ного А организуем как решение i-ro разрядного уравнения следующим образом. Значение первого разряда а} определим как решение первого разряд" ного уравнения вида
1283791 определяо ЕА113 / 1 а, -ь -З
2 Р2=2 нения
10 о, о а e® = 0
+1, а,®Х, = 1
15 (4) 25
=tel, 35
$0 вектор бинар-;0 ных элементов; знаки величины а;, а,, соответственно; знак сложения о о о а;,а,, „ по модулю два °
2. v
Второй разряд о вектора < определяется из второго разрядного уравV v -3D о
a2 =a +S2 2 х у
2 <2=2 х, +2 хну
-За а Q CI
2 3,=2 х у" а = а — 2 у
2 » 2 2 Ia 3
Каждое последующее значение А векv тора d определяется из i-го разряд-30 ного уравнения как
v - 1 1)а а; =а + S; ° 2 х; у
2 х; =2 х + 2 хЕУ (;+О) o -(.I+a)o . -2i а..-(1+1) -(<+a) o u
2 2 х; у, / V -(1%2)7P. U -(i t i) у
U t где у = (1,1...,,1) 4 ь б
Операция вида х Q у ется как
II д ч х У t| 1У1 22
Исказя,м вектор при этом формиру ется в знаковом коде (каждый компонент со своим знаком) как
Таким образом, в каждом i-м разрядном вычислителе на первом и втором блоках 4 и 5 сумматоров вычисля-(i+ t) ются соответственно значения 2
О и 2 " ", на выходе многовходового
« lr(ч сумматора 2 — значение ?-II«) ;, на выходах промежуточного результата, результата и управления операцией
1 блока 1 — значения а, d u S a блок 3 вычитателей формирует значение а . Время вычисления значения функции А определяется задержками комбинационных схем, на которых выполнен матричный вычислитель.
Формула изобретения
Na TpH HbI I вычислитель, содержащий и разрядных вычислителей, где n— разрядность аргументов, каждый из которых содер жт первый и второй блоки сумматоров, многовходовой сумматор, блок формирования результата и блок вычитателей, причем первый и второй блоки сумматоров содержат по два сумматора, блок вычитателей содержит первый и второй вычитатели, вход уменьшаемого второго вычитателя подключен к выходу первого вычитателя, а каждый блок формирования результата содержит сумматор и первыи сумматор по модулю два, о т л и— ч а ю щ и и с. я тем, что, с целью расширения класса решаемых задач за счет вычисления функции ck вида а где ш — количество х,у, J=i аргументов х„ст,, в каждыи первыи и второй блоки суж аторов введены с третьего по ш-й сумматоры, в блок вычитателей — с третьего по m+1-й вычитатели, а в блок формирования результата — второй сумматор по модулю два, входы первого и второго слагаемого сумматора блока формирования результата являются одноимен128379!
35 — 40
45 о о ными входами этого блока, первые входы первого и второго сумматоров по модулю два соединены со знаковыми разрядами входов первого и второго слагаемого сумматора блока формирования результата соответственно, I второй вход второго сумматора по модулю два соединен с первым входом первого сумматора по модулю два, второй вход которого соединен с выходом знакового разряда сумматора, выход которого является выходом промежуточного результата блока формирования результата, выходы результата и управления операцией которого соединены с выходами первого и второго сумматоров по модулю два соответственно, выход второго сумматора по модулю два подключен к входу управления знаком второго слагаемого сумматора, вход аргумента х„ матричного вычислителя соединен со сдвигом на 2i разрядов. в сторону младших разрядов (i-1,...,п) с входом первого слагаемого j-го сумматора первого блока сумматоров j-го разрядного вычислителя и со сдвигом
2i+i разрядов в сторону младших разрядов со входом первого слагаемого
j-ro сумматора второго блока сумматоров i-го разрядного вычислителя, входы вторых слагаемых j-x сумматоров первого и второго блоков сумматоров первого разрядного вычислителя подключены к входу логического нуля матричного вычислителя, выход
j-ro сумматора первого блока сумматоров i-го разрядного вычислителя подключен к входу j -ro слагаемого многовходового сумматора -го разряд ного вычислителя и со сдвигом на один разряд в стороу младших разрядов к входу второго слагаемого j-ro сумматора первого блока сумматоров
i+1-го разрядного вычислителя, вход стробирования первого слагаемого j-г сумматора первого блока сумматоров
i-ro разрядного вычислителя соединен с входом j-ro разряда i-го разрядног среза аргументов у„, выход k-го вычитателя (k=2,...,н) блока вычитателей подключен к входу уменьшаемого
k+1-ro вычитателя этого же блока, выход m+1-го вычитателя блока вычитателей i-го разрядного вычислителя подключен к входу первого слагаемого блока формирования результата
i+1-ro разрядного вычислителя, вход первого слагаемого блока формирования результата первого разрядного вычислителя является входом аргумента а. матричного вычислителя, выход многоразряэдного сумматора i-го разрядного вычислителя подключен к входу второго слагаемого блока. формирования результата и к входу вычитаемого тп+1-го вычитателя блока вычитателей i-ro разрядного вычислителя, выход промежуточного результата блока формирования результата х-го разрядного вычислителя подключен к входу уменьшаемого первого вычитателя блока вычитателей i-го разрядного вычислителя, выход результата блока формирования результата i-го разрядного вычислителя является одноименным выходом -го разрядного вычислителя и выходом i-го разряда значения функции матричного вычислителя и соединен с входами стробирования первого слагаемого всех сумматоров второго блока сумматоров i-ro разрядного вычислителя, выход j-го сумматора второго блока сумматоров i-го разрядного вычислителя подключен к входу вычитаемого j-го вычитателя блока вычптателей i-го разрядного вычислителя и со сдвигом на один разряд в сторону младших разрядов к входу второго слагаемого j-го сумматора второго блока сумматоров i+i-го разрядного вычислителя, вход стробирования уменьшаемого j -го вычитателя блока вычитателей i-го разрядного вычислителя соединен с входом j-го, разряда i+1-ro разрядного среза аргументов у„, выходы результата и управления операцией блока формирования результата з-го разрядного вычислителя соединены с первым и вторым входами стробирования вычитаемого ш+1-го
50 вычитателя блока вычитателей i-го разрядного вычислителя.
1283791
Qua. 2
Составитель А. Ушаков
Редактор В. Ковтун Техред И.Попович Корректор С. Черни
Заказ 7444/43 Тираж 670 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4
