Цифровой преобразователь координат

 

Изобретение относится к вычислительной технике и предназначено для вычисления по известным кодам прямоугольных координат измеряемой величины кодов ее полярных координат . Цель изобретения - повышение точности и быстродействия цифрового преобразователя координат. Преобразователь содержит блок 1 поразрядного кодирования, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 2 и 12, арктангенсный преобразователь 3, умножитель 4, первый компаратор 5, .накапливающий сумматор 6 и первый коммутатор 7, блок 11 управления , сумматор 16. Новым в преобразователе является то, что он содержит второй 8 и третий 9 коммутаторы , второй компаратор 10, блок 13 элементов ИСКЛЮЧАЩЕЕ ИЛИ, элемент И-НЕ 14, элемент И с соответствующими связями. 3 ил. (Л с:

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

Ai (5) ) 4 G 06 F 7/548

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н д BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЪ|Й НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЪ)ТИЙ (21) 3924022/24-24 (22) 08.07,85 (46) 15.02.87. Бюл. 9 6 (72) Е.Ф.Киселев (53) 681.325(088.8) (56) Патент США Ф 3952187, кл. G 06 F 7/38, 1975.

Авторское свидетельство СССР

N 1141404, кл. G 06 F 7/548, 1983, (54) ЦИФРОВОЙ ПРЕОБРАЗОВАХЕЛЪ КООРДИНАХ (5?) Изобретение относится к вычислительной технике и предназначено для вычисления по известным кодам прямоугольных координат измеряемой величины кодов ее полярных координат. Цель изобретения — повьппение точности и быстродействия цифрового преобразователя координат. Преобразователь содержит блок 1 поразрядного кодирования, элементы ИСКЛЮЧАЮЩЕЕ

ИЛИ 2 и 12, арктангенсный преобразователь 3, умножитель 4, первый компаратор 5, .накапливающий сумматор 6 и первый коммутатор 7, блок 11 управления, сумматор 16. Новым в преобразователе является то, что он содержит второй 8 и третий 9 коммутаторы,второй компаратор 10, блок 13 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент

И-НЕ 14, элемент И с соответствующими связями. 3 ил.

1290307

Умножитель 4 представляет собой

ИС 1802ВР4 и содержит регистр множимого, регистр множителя, триггер округления, блок умножения, сдвигатель, регистр произведения, выходные

Изобретение относится к вычислительной технике и предназначено для .вычисления по известным кодам прямоугольных координат измеряемой величины кодов ее полярнь|х координат.

Цель изобретения — повьппение точности и быстродействия цифрового преобразователя координат, На фиг. 1-3 приведена функциональная схема предлагаемого преобразова- Й1 теля координат, Преобразователь (фиг. 1) содержит блок 1 поразрядного кодирования, первый элемент ИСКЛ1ОЧА1ОЩЕЕ ИЛИ 2, арктангенсный преобразователь 3, за- f5 программированный на воспроизведение арктангенса, умножитель 4, первый компаратор 5, накапливающий сумматор

6, первый 7, второй 8 и третий 9 коммутаторы, второй компаратор 10, блок Л)

11 управления, второй элемент ИСКЛ10ЧА10ЩЕЕ ИЛИ 12, блок 13 элементов .ИСКЛ10ЧА10ЩЕЕ ИЛИ, элемент И-НЕ 14, элемент И 15, сумматор 16, вход 17 знакового разряда и вход 18 кода модуля 25 первой прямоугольной координаты, вход 19 знакового разряда на вход 20 кода модуля второй прямоугольной координаты, вход 21 тактовый, вход 22 запуска, первый 23 и второй 24 кодо- З0 вые выходы и управляющий выход 25 блока 1, выходы 26-35 блока 11 и управляющие выходы 36 и 37 компарятора 5.

Блок 11 (фиг. 2) содержит сдвиговый регистр 38, первый 39 и вторсй

40 инверторы, элементы ИЛИ 41-47 с первого по седьмой, триггер 48,первый 49 и второй 50 элементы И-НЕ, элементы И 51-56 с первого по шестой и элемент ИСКПОЧА10ЩЕЕ ИЛИ 57.

Блок 1 поразрядного кодирования (фиг. 3) содержит сдвиговый регистр

58 такта поразрядного кодирования, дешифратор 59, .регистр 60 кода поразрядного кодирования и регистр 61 результата операции деления, Предлагаемый преобразователь выполнен на интегральных схемах (ИС) серий 133, 533, 556 и 1802 для n=-12. 50

Каждый из коммутаторов 7, 8 и 9 выполнен на трех ИС 533КП11, а каждый из компараторов 5 и 1Π— на трех

ИС 533СП1. буферные усилители, входы записи информации в регистры и управляющие входы (на фиг. 1 не показаны),на которые поданы сигналы, обеспечивающие работу умножителя 4 по .модулям сомножителей и комбинационную выдачу произведения с округлением от блока умножения.

Арктангенсный преобразователь 3 выполнен по схеме комбинационного кусочно-линейного функционального преобразователя информации и запрограммирован на воспроизведение по празрядному коду аргумента, изменяющемуся от 0 до 1-2, n-разрядного кода ярктянгенса с весом младшего разряда 2 Л1/2, При этом запись информации в память умножителя 4 производится по положительным фронтам сигналов, действукщих на его входах записи, а запись информации в регистр сумматора

6, регистры 38, 58 и 61, сдвиг вправо каждого из регистров 38 и 58 и переключение триггера 48 из "0" в

"1" осуществляются по отражательным фронтам сигналов (по изменениям сигналов с "1" в "0" ), действующих на их синхронизирующих .входах.

Предлагаемый преобразователь работает циклически и в каждом цикле л м1 1 по (n+ 1) -разрядным кодам у= (-1)

-! * Я-1 и

jò -.1 2 у, и =(-"1 x; (где

i=1 (у-1) и (х-1) — разрядные цифры знал л ковых разрядов кодов у и х соответственно) вычисляет сначала (n+2) л разрядный код сс, а зятем и-разряди ный код r=) 2 . r., где у., х,- и

1=!

r — разрядные цифры > --ro разряда

1 л я л кода у., х и r соответственно.

Связь между кодом и углом характеризуется выражением, * ч — 2 -1 о — 2 = —" (2 с +с ".д-,р)

1=1 (1) й,р a., 2, i=1 где,(,и oL — разрядные цифры старл ших разрядов кода ; — разрядная цифра L-ro (i=.-1 0,1,...,n) раз— л ряда кода с4; д „ — код приведенного угла

71 с-„ np °

Обозначим на входах и выходах преобразователя и его составных через

1290307 4

И импульсные сигналы, П вЂ” потенциальные сигналы, а через Ф вЂ” коды.

На преобразователь поступают тактовые импульсы И 21, импульс запуска И22=0 (каждый И22 совпадает с одним из И21=1), коды Ф18=1у1, Ф20=

=!х/ и знаковые разряды у- =П17,и л

-1 х, =П19 кодов у и х соответственно.

Перед началом каждого очередного цикла вычисления в памяти преобра- 10 зователя содержится информация предыдущего цикла вычисления, В процессе вычислений два стари ших разряда кода Ы находятся по соотношениям: (2) (3) (4) ФЗ=агсй8 Ф24, с 1 при Ф13 1 ° ..1

О при Ф13=1 ° ..1, П14= элемент 15 — сигнал

П15=П12 П14, сумматор 16 — код (10) 55

0(,=у, =П17 с, =у,9+x =П17ЭП19

A код Ы„ находится по формуле „,= 6„+ (-1) arctg(A(p,q)), и а код r — по формуле р+q -(r" ) О, где Д вЂ” функциональный оператор опел А рации деления р íà q.

В (3) и (4) коды р и q и логическая переменная 8 находятся по формулам

p=l e,I y ve, х1

6=Ie„y ve x (5)

В„=П12=0, +<,=П10© П2 в которых логическая переменная определяется выражением и A

В,=П10 О при у!-1х1 (6)

1 1 при 1у1 I У1 °

В установившемся режиме арктангенсный преобразователь 3 вырабатывает код блок 13 — код

Ф13=П12 ФЗч П12 ФЗ, (8) элемент 14 — сигнал

Фlб=Ф13+(0...01) П15, (11) на выходах коммутаторов 7, 8 и 9 вырабатываются коды

Ф7=П29 Ф18ЧП29 Ф20=П29 ° (у1 1129 I x I

Ф8=П34 Ф7ЧП34 Фб

Ф9=ПЗО Ф23УПЗО Ф7 компаратор 10 вырабатывает сигнал

П10 согласно (61, а компаратор 5 вырабатывает следующие сигналы:

О при Ф86Ф4

П37 1 при Ф8 > Ф4; (13) 1 0 при Ф4" Ф8 (1 при Ф4 > Ф8. (14) В течение такта Т4, содержащего п тактов t ...t поразрядного коди1 рования, в преобразователе выполняется операция деления р на q, заключающаяся в нахождении такого кода Ф23 (t„), при котором наиболее

В .каждом цикле преобразования содержится семь тактов Тl, Т2, TÇ, Т4, Т5, Тб, Т7, в каждом из которых выполняется операция в соответствии с таблицей, в которой через КС „ и

RG обозначены регистр миожимого и регистр множителя блока 4.

Цикл преобразования начинается по И22=0, по которому сумматор 6 сбрасывается в "О" (вырабатывает код

Ф6=0...0), триггер 48 устанавливается в "О", а регистр 38 — в сос— тояние "1000000" Tl. В течение цикла каждый из тактов Tl Т2, TÇ, Т5 и Т7 выполняется по одному И51=И21, а каждый из тактов Т4 и Тб — по ь импульсам И28=И51=И21. В конце каждого такта при П41=П25ЧТ4 Tá=l формируется И52=И51=И21, после окончания которого регистр 38 переключа- ется в состояние следующего такта преобразования, При этом в каждом из тактов Т1 и Т2 формируются И31=

=П47. И51=0 и И32=И31=0, по которым в регистры сомножителей умножителя л заносится в такте Tl код р а в такл

Э те Т2 код q.

В такте Т2 (TÇ) формируется ИЗЗ=

=П44 И51, по которому в регистр сумлУ п д матора 6 заносится код р (код р + л

+q ). Кроме того, в такте TÇ формируется сигнал П27=ТЗ Ч T5=1 и импульс

И32=И50=ТЗ V Т4 И51. По сигналу П27

=1 регистр 60 сбрасывается в исходное состояние (вырабатывает код

Ф23=10...0), в регистр 58 заносится код "10...0" такта t поразрядного кодирования, а по сигналу И32=0 в регистр множителя умножителя 4 заносится код Ф9=Ф23=10...0.

1290307 р-q Ф23(.)=0, (15) так, что при

Ф23=Д(р, ) =р/q

5 (16) / „1 =.2 (18) 55

5 точно выполняется приближенное равенство

Зто осуществляется с помощью сравнения в каждом такте „ кода р с кодом Ф4=ц Ф23(г.„.). В резуль- 1О тате компаратор 5 вырабатывает сигналы П36 и П37 согласно (13) и (14), по которым и по И28 дешифратор 59 управляет переключением регистра 60 по алгоритму поразрядного кодирова- 15 ния, т,е. в такте t> по И28 при

П36 Ч П37=1 триггер (j+I) регистра

60 устанавливается в "1", триггер при П37=1 (при П36=1) остается в состоянии l (устанавливается в 20

"О"), так как Ф4 с Ф7=р (так KBK

Ф4 > Ф7=р=Ф8), а при П36=П37=0 содержимое регистра 60 не изменяется, л поскольку в этом случае Ф23=р/q точно. К концу такта t„c Т4 в регистрс 25

60 содержится частное (16), которое по заднему фронту сигнала П26=-Т4=1 заносится в регистр 61, а регистр

48 устанавливается в состояние такта 15. ЗО

Код Ф24 p/q поступает на арктангенсный преобразователь 3, запрограммированный на воспроизведение кода функции ФЗ=агс 8 Ф24 - arctp

p/q с помощью которого блок 13 элементы 14 и 15 и сумматор 16 формируют код Фlб= » „, согласно (3) с исключением переполнения сумматора

16 при П12= 6,„=1» ФЗ=О...О и Ф13=1 ...

1. Причем длительность времени воспроизведения функции преобразователем 3 не должна превышать величины пз с Т5+Тб= (1+и) t„„» (17) где t„« - длительность периода частоты следования импульсов

И21, В такте Т5 по сигналу 7127=T5=1 регистр 60 сбрасывается в состояние

Ф23=10...0, регистр 58 — в состояние такта поразрядного кодирования, а по окончанию H32=H31=0 и И52=1 в регистры сомножителей умножителя 4 заносится код Ф9=Ф23=10...0, а регистр

38 переключается в состояние такта

Тб, В течение такта Тб, содержащего и тактов t,. t„ поразрядного кодирования, реализуется алгбритм (4) путем нахождения такого кода 423(t )=

» Ы)

=r(t, ) =г, при котором наиболее точно выполняется приближенное равенство (4), Зто (как и в такте Т4) осуществляется с помощью сравнения в каждом такте е Тб кода Ф4=(г(г. )l

ng

4 с кодом Ф8=Ф6= p +q так, что в конце по И28, П36 и П37 дешифратор 59

J управляет переключением регистра 60 по алгоритму поразрядного кодирования. В связи с этим к концу t c Тб ь в регистре 60 формируется код Ф23— /р +q с погрешностью, не превышающей

В такте t e Тб по сигналу П25=1

h генерируется импульс И52=И51=И21, по окончанию которого регистр 38 переключается в состояние такта Т7,, В такте Т7 генерируется И35, по которому осуществляется съем с прел образователя кодам =П17 П2 Фlб и кол да г=Ф23, На этом цикл вычислений заканчивается, а следующий цикл начинается с поступлением очередного импульса запуска И22=0 °

Формула и з о б р е т е н и я

Цифровой преобразователь координат, содержащий умножитель, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, блок поразрядногс кодирования, сумматор, накапливающий сумматор, первый коммутатор, блок элементов ИСКЧОЧЛИ; ЕЕ ИЛИ, элемент И, блок управления, содержащий шесть элементов И, пять элементов ИЛИ, первый и второй элементы ИНЕ, элемент ИСКЛ10ЧЧОЩЕЕ ИЛИ, триггер, инверсный выход которого соединен с первым входом первого элемента И, бпок поразрядного кодирования содержит регистр аргумента, дешифратор, регистр сдвига, информационный вход последовательного кода и старшие разряды информационного входа параллельного кода которого подключены к шине логического нуля преобразователя, à младший разряд информационного входа параллельного кода — к шине логической единицы преобразователя, выходы регистра сдвига соединены с соответствующими входами дешифратора, выходы которого соединены с установочными входами регистра аргумента, при .ем входы знаковых разрядов кодов прямоугольных координат преобразователя соединены с входами пер7 1290З вого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, тактовый вход и вход запуска. преобразователя соединены с вторым входом первого элемента И и входом установки триггера и объединен с третьим входом первого элемента И блока управления соответственно, выход блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом первого слагаемого сумматора, вход второго слагаемого 10 сумматора подключен к шине логического нуля преобразователя, вход переноса сумматора соединен с выходом элемента И преобразователя, о т— л и ч а ю шийся тем, что, с f5 целью повышения быстродействия, он содержит второй и третий коммутаторы, первую и вторую схемы сравнения, арктангенсный преобразователь, второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, эле- 2р мент И-НЕ, а блок управления дополнительно содержит регистр сдвига, два элемента ИЛИ, два элемента НЕ, а блок поразрядного кодирования дополнительно содержит регистр резуль- 25 тата, входы кодов модулей первой и второй прямоугольных координат соединены с первыми и вторыми информационными входами первого коммутатора и первой схемы сравнения соответ- 30 ственно, выход "Больше" которой соединен с первыми входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока управления и второго элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ преобразователя, выход первого коммутатора соединен с первыми информационными входами второго и третьего коммутаторов, выход первого элемента ИСКЛ1ОЧА10ЩЕЕ ИЛИ и вход знакового разряда кода первой прямо- 4р угольной координаты преобразователя соединен с выходами старших разрядов кода угла преобразователя,выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом блока элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом элемента И преобразователя, второй вход которого соединен с выходом элемента И-НЕ преобразователя, входы которого соединены с выходами блока элементов ИСКЛЮЧА10ЩЕЕ ИЛИ, второй вход которого соединен с выходом арктангенсного преобразователя, информационный вход которого подключен к выходу регистра результата блока поразрядного кодирования, выход регистра аргумента

07 которого соединен с выходом кода модуля полярного радиуса преобразователя и с вторым информационным входом второго коммутатора, выход которого соединен с входами множимого и множителя умножителя, входы разрешения записи множителя и множимого которого соединены с выходами первого элемента И†HE и второго элемента И блока управления соответственно, выход умножителя соединен с информационным входом второй схемы сравнения, второй информационный вход третьего коммутатора соединен с выходом накапливающего сумматора, управляющий вход третьего коммутатора соединен с первым выходом регистра сдвига блока управления, выход третьего коммутатора соединен с вторым информационным входом второй cxetl I1 мы сравнения, выходы Больше и

Меньше которой соединены с соответствующими входами дешифратора блока поразрядного кодирования, выход которого соединен с первым входом первого элемента ИЛИ блока управления, второй выход регистра сдвига и выход второго элемента ИЛИ блока управления соединены соответственно с входом разрешения записи регистра результата и с соответствуюшим входом дешифратора, выход третьего элемента И блока управления соединен с установочным входом регистра сдвига и соответствующим входом дешифратора блока поразрядного кодирования, выходы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и третьего элемента ИЛИ блока управления соединены с управляющими входами первого и второго коммутаторов соответственно, выходы четвертого и пятого элементов И блока управления соединены с входом разрешения записи накапливающего сумматора, с выходом импульса конца цикла преобразования преобразователя, выходы сумматора соединены с выходами младших разрядов кода угла преобразователя, шина кода "10...0" и нина логического нуля преобразователя подключены к информационным входам и входам последовательного кода сдвигового регистра блока управления соответственно, первый выход регистра сдвига блока управления соединен с первыми входами четвертого и пятого элементов ИЛИ блока управления, второй выход регистра сдвига блока управления соединен с

9 l29 первым входом шестого элемента ИЛИ и вторым входом четвертого элемента

ИЛИ блока управления, третий и четвертый выходы регистра сдвига блока управления соединены с первым входом третьего элемента ИЛИ и с вторыми входами элемента ИСКЛЮЧАЮШЕЕ ИЛИ и третьего элемента ИЛИ, с первым входом седьмого элемента

ИЛИ соответственно блока управления, пятый выход сдвигового регистра блока управления соединен с вторыми выходами шестого и седьмого элементов ИЛИ и первым входом второго элемента ИЛИ блока управления, шестой и седьмой выходы сдвигового регистра блока управления соединены с вторыми входами второго и пятого элементов ИЛИ и с первым входом пятого элемента И, счетным входом триггера блока управления соответственно, вход запуска преобразователя через первый элемент НЕ соединен с входом установки сдвигоного регистра блока управления, счетный вход которого соединен с выходом шестого элемента И блока управления, выход первого элемента

И блока управления соединен с первыми входами третьего, четвертого, шестого элементов И, вторым входом

0307 10 пятого элемента И и первыми входами первого и второго элементов И-НЕ блока управления, выход второго элемента И-НЕ блока управления соединен с вторым входом второго элемента И блока управления, выход четвертого элемента ИЛИ блока управления соединен с вторым входом третьего элемента И и через второй элемент НŠ— с

t0 вторым входом первого элемента ИЛИ блока управления, выход третьего элемента ИЛИ блока управления соединен с третьим входом пятого элемента ИЛИ блока управления, выход которого сое-

15 динен с вторым входом первого элемента И-НЕ блока управления, выход которого соединен с первым входом второго элемента И блока управления, второй вход которого соединен с вы20 ходом второго элемента И-НЕ блока управления, второй вход которого соединен с выходом шестого элемента ИЛИ блока управления, выход седьмого элемента ИЛИ.соединен с вторым входом

25 четвертого элемента И, выход первого элемента ИЛИ блока управления соединен с вторым входом шестого элемента И блока управления, выходы регистра аргумента блока поразрядного ко3Q дирования соединены с информационны ми входами регистра результата, 1290307

1290307

Составитель З.Шершнева

Редактор M.Äûëûí Техред Д.Олейник Корректор Г,Репетник

Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4j5

Заказ 7902/46

Производственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4