Преобразователь двоично-десятичного кода в двоичный код

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в устройствах обработки двоичной информации Цель изобретения упрощение преобразователя . Поставленная цель достигается тем, что в преобразователь, содержащий генератор 1 одиночных импульсов, три элемента 9, 19, 20 задержки, счетчик 5, распределитель 4 импульсов, генератор 3 тактовых импульсов, дешифратор 6, блок 7 памяти , элементы 8, 12-14 И, регистр 10 числа, двоичные сумматору 16,17, : регистр 18 сдвига, дополнительно .введен элемент ИЛИ 21 и изменены межэлементные связи. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51)4 Н О

1 с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АBTOPCHÎMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3867608/24-24 (22) 12.03.85 (46) 23.02.87. Бюл. Р 7 (71) Таганрогский радиотехнический институт им.B.Ä.Êàëìûêoâà (72) В.И.Омельченко (53) 681.325 (088.8) (56) Авторское свидетельство СССР

11- 473179, кл.G 06 Р 5/02, 1975..

Авторское свидетельство СССР

1(- 634267, кл,G 06 F 5/02, 1978 ° (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ КОД (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано в устройствах обработки двоичной информации.

Цель изобретения — упрощение преоб" разователя. Поставленная цель достигается тем, что в преобразователь, содержащий генератор 1 одиночных импульсов, три элемента 9, 19, 20 задержки, счетчик 5, распределитель

4 импульсов, генератор 3 тактовых импульсов, дешифратор 6, блок 7 памяти, элементы 8, 12 - 14 И, регистр

10 числа, двоичные сумматоры 16,17,, регистр 18 сдвига, дополнительно введен элемент ИЛИ 21 и изменены межэлементные связи. 1 ил.

1292188

Изобретение относится к автоматике и вычислительной технике и мажет быть использовано в устройствах обработки двоичной информации.

Цель изобретения — упрощение пре- 5 образователя.

На чертеже представлена структурная схема предлагаемого преобразователя.

Преобразователь содержит генера10 тор 1 одиночных импульсов, синхро вход 2, генератор 3 тактовых импульсов, распределитель 4 импульсов, счетчик 5, дешифратор 6, блок 7 naf5 мяти, первый элемент И 8, первый элемент 9 задержки, регистр 10 числа, информационный вход 11 преобразователя, второй 12, третий 13 и четвертый 14 элементы И, первый 15, вта20 рой 16 и третий 17 (одноразрядные) двоичные сумматоры, регистр 18 сдвига, второй 19 и третий 20 элементы задержки, элемент ИЛИ 21.

Преобразователь работает следующим образом.

При включении питания генератор

3 вырабатывает серию тактирующих импульсов, поступающую на генератор I одиночных импульсов и распределитель 4 импульсов. Преобразование осуществляется путем одновременного суммирования двоичных эквивалентов, соответствующих весам преобразуемой, тетрады, по формуле:

111 Р =3

А= 2 В 2 (10 ), Р-0 где А — искомая правильная двоичная дробь; номер разряда правильной двоична-десятичной дроби;

 — двоичная цифра О или 1; (10 ) — двоичный эквивалент младшего разряда тетрады двоична-десятичного числа вида 10

В регистр 10 числа по информационному входу 11 последовательно, разряд за разрядом, начиная со старшего, поступают тетрады двоична-десятично- 50 го числа, Одновременно с каждой тетрадой на синхровход 2 поступает синхроимпульс, обеспечивающий стартстопный режим работы преобразователя.

Генератор 1 одиночных импульсов вырабатывает сигнал, запускающий распределитель 4 импульсов и устанавливающий счетчик 5 в единицу. Дешифратор 6 выбирает соответствующий преобразуемой тетраде двоичный эквивалент в блоке 7 памяти, а распределитель 4 импульсов производит ега считывание последовательным кодом, начиная с младшега разряда.

Считанный двоичный эквивалент младшего разряда тетрады одновременно поступает на первый элемент И 8 и первый элемент 9 задержки, сдвинутая информация на один, два и три такта поступает с выходов первого 9, второго 19 и третьего 20 элементов задержки на:второй 12,третий 13 и четвертый 14 элементы И. Первый, второй, третий и четвертый элементы И ксммутнруются соответствующими разрядами регистра l0. Единнчпсе состояние разряда регистра 10 разрешает прохождение соответствующего двсичногс эквивалента разряда тетрады. Нулевое состояние разряда запрещает прахажденйе двсичпагс эквивалента. Двоичный эквивалент, соответствующий младшему разряду тетрады, с выхода первого элемента И 8 поступает на первый вход первого двоичнага сумматора 15 и суммируется с эквивалентам, у которого В представ— ляет собой "2". Так как тетрада в случае двоична-десятичного числа не может одновременно содержать единицу в разрядах, соответствующих 2LcGM

11 11 11 \!

4 и 8, то двоичный эквивалент этих весов с выхода третьего и четвертого элементов И поступает через элемент ИЛИ 21 на второй двоичный сумматор 16 и суммируется с двоичным эквивалентом, снимаемым с выхода первого сумматора !5.

После того, как распределитель 4 импульсов отработает один. цикл, регистр 18 сдвига хранит двоичный эквивалент тетрады. Сдвиг па соответствующее число тактов осуществляют элементы 9, 19 и 20 задержки. С приходом следующей тетрады описанный процесс формирования двоичного эквивалента повторяется. Третий сумматор 17 суммирует сформированный двоичный эквивалент считанной тетрады с результатом преобразования предыдущей тетрады на регистре 18 сдвига.

Таким образом для преобразования и разрядов двоична-десятичного числа описанный процесс считывания тетрады в регистр 10 числа, формирования двоичного эквивалента тетрады и суммирования с результатам цресб1292188

Составитель Н.Шелобанова

Техред:И.Попович Корректор О.Луговая

РедактоР Н.Тупица

Заказ 286/58

Тираж 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская паб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4 разования двух текущих тетрад повторяется еще п-2 раза. С приходом и-й тетрады процесс преобразования заканчивается. Результат преобразования хранится на регистре 18 сдвига.

Формула изобретения

Преобразователь двоично-десятичного кода в двоичный код, содержа- 10 щий три элемента задержки, генератор одиночных импульсов, синхровход которого соединен с входом синхронизации преобразователя, а выход— с входом счетчика и входом запуска распределителя импульсов, тактовый вход которого подключен к выходу генератора тактовых импульсов, соединенному с входом пуска генератора одиночных импульсов, выход счетчика 20 через дешифратор соединен с адресным входом блока памяти, вход считывания которого подключен к выходу распределителя импульсов, выход блока памяти соединен с первым входом

25 первого элемента И, второй вход которого соединен с выходом младшего разряда тетрады регистра числа, выходы остальньгх разрядов тетрады которого по весам соединены с перI вью входамн соответствующих элементов И, выход первого элемента И подключен к первому входу первого двоичного сумматора, выход которого соединен с первым входом второго двоичного сумматора, выход которого соединен с первым входом третьего двоичного сумматора, второй вход которого через регистр сдвига соединен с его выходом, о т л и— ч а ю шийся тем, что, с целью упрощения, он содержит элемент ИЛИ, причем вътход блока памяти соединен с входом первого элемента задержки, выход которого соединен с входом второго элемента задержки и вторьлм входом второго элемента И, выход которого подключен к второму входу первого двоичного сумматора, выход второго элемента задержки подключен к входу третьего элемента задержки и к второму ьходу третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента И, второй вход которого соединен с выходом третьего элемента задержки, выход элемента ИЛИ подключен к второму входу второго двоичного сумматора.