Регистр сдвига

 

Изобретение относится к выч11слитсл1 - ной технике и может быть исполь.и)вано в матричных ycTpoiiCToax сдвига информации . Целью изобретения является иовышение быстродействия регистра и обеспечение возможности работы в двухтактном (обычном) и нотактном (ускоренном) режимах сдвига. Для достижения это цели в каждую ячейку намятн матрично1 о накопителя , состоящую из двух три1теров, шести элементов И и двух элементов ИДИ, введены еиле два элеме1гга И и один элемент ИДИ, позволяющие обеспечить нотактный режим ввода и сдвига информации. 2 ил. ts5 ;о 00 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1298804 A 1 (5D 4 l l C 19 00

«

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3897568/24-24 (22) 16. 05. 85 (46) 23.03.87. Бюл. № 11 (71) ЛГУ им. А. A. Жданова (72) A. 3. Подколзин и Н. А. Подколзина (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР

% 754478, кл. С 1! С !9/00, 1978, Майоров С. А., Новиков Г. И. Принципы организации цифровых машин. Л.: Машиностроение, 1974, с. 121 — 124, рис. 4—

16а. (54) РЕГИСТР СДВИ1 А (57) Изобретение отштсится к вычислительной технике и может быть исиользоваtIо В матричных мстрои Tвах сдвига ИI!формации. Целью изобретения является повышение быстродействия регистра и обеспечение возможности работы в двуxTàêòíîì (обычном) и потактном (ускоренном) режимах сдвига. Для достижения этой цели в каждую ячейку памяти матричного накопителя, состояшую из двух триггеров, и соти элементов И и двух элементов 11, !И, введены елее два элемента 11 и один элемент ИЛИ, позволяюп ие обеспечить потактный режим ввода и с IBèã l информации.

2 ил.

1298804

Изобретение относится к вычислительной технике и может быть использовано в матричных устройствах сдвига информации.

Цель изобретения — повышение быстродействия и обеспечение возможности работы в двухтактном (обычном) и потактном (ускоренном) режимах сдвига.

На фиг. 1 приведена схема регистра сдвига; на фиг. 2 — схема ячейки памяти.

Регистр сдвига (фиг. 1) содержит ячейки 1 памяти, каждая из которых имеет четыре информационных входа для приема информации слева 2, сверху 3, справа 4 и снизу 5 и выход 6.

Показаны также управляющие входы сдвига вправо 7, вниз 8, влево 9 и вверх

10, первый ll и второй 12 тактовые входы, входы разрешения двухтактного 13 и потактного 14 режимов сдвига (фиг. 1).

Ячейка памяти (фиг. 2) содержит восемь элементов И 15 — 22, три элемента ИЛИ 20

23 — 25 и два D-триггера 26 и 27.

Регистр сдвига работает следующим образом.

Режим работы двухтактный. Примем для определенности, что двоичная информация будет продвигаться слева направо.

Гlеред вводом триггеры всех ячеек памяти (ЯП) устанавливаются в состояние

«О» (цепь предварительной установки триггеров ЯП на фиг. 2 не показана). На вход 7 подается потенциальный сигнал, разрешающий продвижение информации по регистру вправо: элементы И 5 ячеек памяти подготавливаются к пропуску информации вправо. На шину 13 подается потенциальный сигнал, разрешающий работу

ЯП в двухтактном режиме, при этом обеспеч и вается последовательное соеди нен ие друг с другом первого и второго триггеров ЯП. На шины 11 и 12 поступают импульсы обеих тактовых последовательностей.

По такту Tl входная информация поступает на входы 2 левых ЯП, образующих первый столбец матрицы. Эта информация, проходя через элементы И 15, ИЛИ

23 запоминаются триггерами 26 ячеек па- 45 мяти первого столбца матрицы регистра.

По такту Т2 информация на входы 2 не поступает. С выходов триггеров 26 информация проходит через элементы И 19, .ИЛИ 24 и запоминаются триггерами 27 ячеек памяти первого столбца матрицы. 50

По очередному такту Т 1 (второму по счету) новая информация поступает на входы 2 левых ЯП и запоминаются триггерами 26 ячеек памяти первого столбца матрицы. Кроме того, тактовым импульсом Tl разрешается перепись информации из триггеров 27 55 ячеек памяти первого столбца матрицы в триггеры 26 ячеек памяти второго столбца матрицы.

По очередному такту Т2 (второму по счету) на входы 2 информация не поступает. Тактовый импульс Т2 разрешает перепись информации из триггеров 26 ячеек памяти первого и второго столбцов матрицы в триггеры 27 ячеек памяти этих столбlIов матрицы.

Дальнейшие запись и продвижение информации происходят аналогичным образом.

По окончании записи информация в регистр сдвига с входа 7 снимается. ! вбежим работы потактный. Перед вводом триггеры всех ЯГ1 устанавливаются в состояние «0». На вход 7 подается потенциальный сигнал, разрешающий продвижение информации вправо. На вход 14 подается потенциальный сигнал, разрешающий работу

ЯП в потактном режиме, этот сигнал поступает на управляющие входы элементов И 20 и 21, обеспечивая параллельное соединение друг с другом первого и второго триггеров во всех ЯП. На входы 1 и

12 поступают импульсы обеих тактовых последовательностеи.

По такту Tl входная информация поступает на входы 2 левых ЯП. Проходя через элементы И 15, ИЛИ 23, она запоминается триггерами 26 ячеек памяти первого столбца матрицы.

По такту Т2 на входы 2 левых ЯП поступают вторые разряды входной информации. Проходя через элементы И 20, ИЛИ

24, эти разряды запоминаются триггерами 27 ячеек памяти первого столбца матрицы. Кроме того, информация, хранящаяСя на триггерах 23 первых ЯП, проходя через элементы И 21, ИЛИ 25 ячеек памяти первого столбца матрицы, поступает через элементы И 15, ИЛИ 23 на запись в триггеры 26 ячеек памяти второго столбца матрицы.

По очередному такту Tl (второму по счету) следующие (третьи ) разряды входной информации поступают на входы левых ЯП.

Проходя через элементы И 15, ИЛИ 23, онп запоминаются триггерами 26 ячеек памяти первого столбца матрицы. Кроме того, первые разряды входной информации через открытые элементы И 22, ИЛИ 25 с выходов триггеров 27 ячеек памяти второго столбца матрицы поступают на запись в триггеры 26 третьего столбца матрицы, а вторые разряды с выходов триггеров 27 первого столбца матрицы поступают на запись в триггеры 26 второго столбца матрицы.

Таким образом, три такта (два такта

Тl и один такт Т2) трехразрядная информация помещена в матричный регистр.

При двухтактном управлении сдвигом на такую запись требуется 6 тактов (три такта

Tl и три такта Т2) . По окончании записи информации в регистр сдвига с входа 7 снимается сигнал.

1298804

Формула изобретения

Фиг.1

Регистр сдвига, содержащий матрицу ячеек памяти, каждая из которых состоит из первого и второго D-триггеров, шести элементов И и двух элементов ИЛИ, причем выходы первого, второго, третьего и четвертого элементов И соединены с входами первого элемента ИЛИ, выход которого соединен с D-входом первого D-триггера, выходы пятого и шестого элементов

И соединены с входами второго элемента ИЛИ, выход которого соединен с D-входом второго D-триггера, С-входы первого и второго D-триггеров являются соответственно первым и вторым тактовыми входами регистра сдвига, первые входы первых, третьих, вторых и четвертых элементов И каждой ячейки памяти являются управляющими входами сдвига вправо, влево, вниз и вверх соответственно, вторые входы первых, третьих, вторых и четвертых элементов И соответственно первых и последних ячеек памяти в каждой строке и в каждом столбце матрицы являются информационными входами для сдвига вправо, влево, вниз и вверх соответственно, а выходы данных ячеек являются соответственно информационными выходами регистра при сдвиге влево, вправо, вверх и вниз, в каждой строке матрицы второй вход первого элемента

И каждой ячейки памяти, кроме первой, соединен с выходом предыдущей ячейки памяти, а второй вход третьего элемента И каждой ячейки памяти, кроме последней, — с выходом последующей ячейки памяти, а в каждом столбце матрицы второй вход второго элемента И каждой ячейки пам яти, кроме первой, соединен с выходом предыдущей ячейки памяти, а второй вход четвертого элемента И каждой ячейки памяти, кроме пос1О ледней, — с выходом последующей ячейки памяти, отличающийся тем, что, с целью повышения быстродействия и обеспечения возможности работы в двухтактном и потактном режимах, в каждую ячейку введены седьмой и восьмой элементы И и третий элемент ИЛИ, причем первый вход пятого элемента И является входом разрешения двухтактного режима, а первые входы шестого и седьмого элементов И вЂ” входами разрешения потактного режима, вторые входы пятого и седьмого элементов И сое20 динены с выходом первого D-триггера, D-вход которого соединен с вторым входом шестого элемента И, а С-вход — с первым входом восьмого элемента И, второй вход которого соединен с выходом второго D-триггера, С-вход которого соединен с третьим входом седьмого элемента И, выход восьмого элемента И соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом седьмого элемента И, а выход является выходом ячейки памяти.

1298804

Составитель А. Дерюгин

Редактор А. Сабо Техред И. Верес Корректор О. Луговая

Заказ 751/54 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4