Универсальный сдвиговый регистр

 

Изобретение относится к цифровой и 1шпульсной технике и может быть использовано в вычислительной технике, автоматике и микросхемотехнике . Цель изобретения - расширение области применения регистра. Поставленная цель достигается тем, что в каждый разряд регистра введены импульсные ключи 24-26 с соответствующими связями. Это позволяет использовать регистр не только для сдвига информации, но и для счета тактовых импульсов, 2 ил. 27 1 С в 2« 23 i «/ (Л t42 52 п Ж г±Ш 59 c 28 Ъ 25 DO рич.г

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) А1 (5114 G 11 С 19 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ (21) 3913696/24-24 (22) 21.06 ° 85 (46) 07,03.87. Бюл. 1Ф 9 (7l) Институт горного дела

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

H АBTOPCHOMV СВИДЕТЕЛЬСТВУ (72) В.В.Климов (53) 681,327.6(088.8) (56) Авторское свидетельство СССР

Ф 424234, кл. G 11 С 19/00, 1972.

Климов В.В. Импульсные ключи в цифровых устройствах, — M. Радио и связь, 1984

Справочник по интегральным микросхемам./Под ред, Б.В.Тарабрина. — М.: Энергия, 1980, с. 148. (54) УНИБЕРСАЛЬН11Й СДВИГОВ&% РЕГИСТР (57) Изобретение относится к цифровой и импульсной технике и может быть использовано в вычислительной технике, автоматике и микросхемотехнике, Цель изобретения — расширение области применения регистра.

Поставленная цепь достигается тем, что в каждый разряд регистра введены импульсные ключи 24-26 с соот" ветствующими связями. Это позволяет использовать регистр не только для сдвига информации, но и для счета тактовых импульсов, 2 ил.

Изобретение относится к цифровой и импульсной технике и может быть использовано в вычислительной технике, автоматике, а также в микросхемотехнике. 5

Цель изобретения — расширение области применения регистра за счет возможности счета импульсов, На фиг. 1 представлен сдвиговый регистр „ нй фиг, 2 — ячейка памяти регистра.

Регистр содержит ячейки 1-5 памяти, вход 6 сброса, вход 7 сдвига, информационный вход 8, счетный вход

9, параллельный выход 10, отдельные шины 11-15 параллельного выхода, вход 16 занесения параллельного кода, информационный вход 17 параллельного кода, отдельные шины 18-22 входа 17. Каждая ячейка 1-5 памяти 20 регистра содержит RS-триггер 23, импульсные ключи 24-26, элементы

ИЛИ 27-29, элементы ИЛИ-НЕ 30 и 31, элементы И 32 и 33, входы (В) 34 запрещения переключения по счетному входу (Т) 35, вход 36 сброса (R), информационные входы (Dl, D2) 37 и

38, тактовые входы (Cl, С2) 39 и 40 с динамическим запуском, прямой 41 и инверсный 42 выходы. 30

Исходное состояние устройства все разряды находятся в состоянии

"0", на всех входах и выходах имеются сигналы "0".

Занесение последовательного циф- 35 .рового кода по входу 8 производится начиная со старшего разряда, Сигнал

"0" или "1", соответствующий старшему разряду цифрового кода, подается на вход 8, затем на вход 7 сдвига по- 40 дается импульс сигнала, который заносит указанный сигнал в ячейку 1.

После этого на вход 8 подается сигнал следующего разряда, а второй импульс сдвига на входе 7 осуществля- 45 ет одновременную перезапись сигналов из ячейки 1 в ячейку 2 и с входа 8 в ячейку 1. Аналогичным образом заносятся остальные разряды последовательного цифрового кода. 50

ITðè занесении информации по вхо"ду 9 сдвиговый регистр работает как двоичный счетчик. Первый импульс, поданный на вход 9, переключает ячейку 1 в состояние "1". Второй поданный на вход 9 импульс переключает ячейку 1 в состояние "0", на инверсном выходе ячейки 1 формируется фронт импульса, который переключает

1295449 2 ячейку 2 в состояние "1". Следующие подаваемые на вход 9 импульсы аналогичным образом переключают ячейки сдвигового регистра.

Сдвиг вправо занесенной в регистр информации производится подачей импульсов на вход 7 сдвига. При этом происходит одновременный перенос информации из каждого i-ro разряда в (i+1)-й раэряц, Импульсы сдвига с входа 7 подаются не только на динамические тактируемые входы С ячеек, но и на входы запрещения В переключения по счетному входу Т, поэтому переключения триггеров при сдвиге информации не оказывают воздействия на счетные входы Т, Занесение параллельного цифрового кода, поданного на вход 17, производится подачей импульса на вход

16. По фронту этого импульса информация с шин 18-22 одновременно заносится в ячейки 1-5. Сброс регистра осуществляется по входу 6, причем во время действия импульса сброса не имеет значения, какие сигналы имеются на динамических входах С и

Т ячеек.

Ячейка (фиг. 2) является одновременно триггером со счетным входом

Т и D-триггером с двумя парами входов D и С,,причем входы Т и С являются динамическими, В исходном состоянии ячейки памяти триггер 23 находится в состоянии

"0", на его выходах 41 и 42 имеются сигналы соответственно "0" и "1", на входах R 36, Т 35, В 34, Cl 39 и

С2 40 имеются сигналы "0", Ячейка памяти при подаче импульсов на счетный вход Т 35 работает следующим образом.

Первый поданный на вход Т импульс коммутируется на первый выход (расположен вверху) первого ключа 24, поступает на вход триггера 23 и переключает его в состояние "1". На выходах 41 и 42 ячейки и, следовательно, на входах V, V ключа 24 происходит изменение сигнала управления со значений соответственно

"0" и "1" на значения соответственно "1" и "0", при этом коммутация .первого импульса прекращается. Второй поданный на вход Т импульс коммутируется на второй выход (расположен внизу) ключа 24, поступает на вход R триггера 23 и переключает его в состояние "0 1, при этом из1295449 формула изобретения45

Универсальный сдвиговый регистр, содержащий в каждом разряде ячейку памяти, состоящую иэ RS-триггера, прямой выход которого является прямым выходом ячейки памяти, первые информационные входы ячеек памяти являются входами параллельной записи регистра, прямые выходы ячеек памяти каждого разряда соединены с вторыми информационними входами ячеек памяти последующего разряда и являются выходами регистра, второй информационный вход ячейки памяти

50 меняются сигналы на входах V, V ключа ?4, в результате чего коммутация второго импульса через ключ

24 прекращается. Таким образом,на выходах ключа 24 импульсы действуют только в течение времени переключения триггера 23 и переходного процесса в ключе 24.

Подача сигнала "1" на любой вход

В 34 приводит к запрещению коммутации импульсов через ключ 24, при этом подача импульсов на счетный вход Т не оказывает влияния на триггер 23, счетный вход Т фактически отключается. !

Ячейка памяти при ее использовании в качестве D-триггера работает следующим образом.

Если на входе D2 38 имеется сигнал "О", то поданный на вход С2 40 20 импульс коммутируется на первый выход ключа ?6, поступает на вход R триггера 23 и сбрасывает его в состояние "О". Если на входе D2 38 имеется сигнал "1", то поданный на вход

С2 40 импульс коммутируется на второй выход ключа 26, поступает на вход S триггера 16 и переключает его в состояние "1".

Если DI=O, а триггер 23 находится 30 в состоянии "1", то подача импульса на вход С1 39 приводит к его коммутации на первый выход ключа 25 и на вход R триггера 23, в результате чего триггер 23 переключается в состояние "0". При этом коммутация импульса через ключ 25 прекращается.

Если DI=Î, а триггер 23 находится в состоянии "0", то на выходе элемента ИЛИ-НЕ 28 формируется сигнал "1-", 4р в результате чего поданный на вход

CI 39 импульс через ключ 25 вообще не коммутируется. первого разряда является информационным входом регистра, первые тактовые входы ячеек памяти всех разрядов объединены, о т л и ч а ю щ и и с я тем, что, с целью расширения области применения регистра эа счет возможности счета импульсов, первые и вторые тактовые входы ячеек памяти всех разрядов соединены соответственно с первыми и вторыми входами запрещения переключения по счетному входу этих же ячеек и являются соответственно входами записи параллельного кода и входом сдвига регистра, входы сброса ячеек памяти всех разрядов объединены и являются входом сброса регистра, инверсный выход ячейки памяти каждого разряда соединен со счетным входом ячейки памяти последующего разряда, счетный вход ячейки памяти первого разряда является счетным входом регистра, причем каждая ячейка дополнительно содержит три импульсных ключа, три элемента ИЛИ, два элемента ИЛИНЕ и два элемента И, первые входы которых соединены с первыми входами элементов ИЛИ-НЕ, с первым входом управления первого импульсного ключа и с прямым выходом RS-триггера, инверсный выход которого является инверсным выходом ячейки памяти, вторые входы элементов И соединены с вторыми входами первого и второго. элементов HJlH-ÍÅ и входами управления второго и третьего импульсных ключей соответственно и являются первым и вторым информационными входами ячейки памяти соответственно, выходи первых элементов И и ИЛИ-НЕ соединены соответственно с первым и вторим входами второго элемента

ИЛИ, а выходы вторых элементов И и

ИЛИ-НЕ соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выходы элементов ИЛИ соединены с входами запрещения коммутации соответствующих импульсных ключей, первый выход первого импульсного ключа и вторые выходы второго и третьего импульсных ключей

1 присоединены к входам S RS-триггера, а второй выход первого импульсного ключа и первые выходы второго и третьего импульсных ключей присоединены к входам R RS-триггера, инверсный выход которого соединен с вторым входом управления первого импульсного ключа, тактовый вход кото!

295449 6 входу ячейки памяти, третьи входы элементов ИЛИ соединены с входом В

RS-триггера и являются входом сброса ячейки памяти, рого является счетным входом ячейки памяти, первый и второй входы первого элемента ИЛИ являются входами запрещения переключения по счетному

75!

О

Риг 7

Составитель С.Королев

Редактор И.Николайчук Техред A.Êðàâ÷óê Корректор И,Муска

Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 622/58

Производственно-полиграфическое предприятие, г. Ужгород, ул ° Проектная, !