Устройство для преобразования двоично-десятичного кода в двоичный
Предлагаемое устройство относится к области вычислительной техники и может быть применено для быстрого преобразования двоично-десятичного кода в двоичный и обратно. Особенно целесообразно его использование в процессорах, располагающих средствами быстрого умножения двоичных и десятичных чисел. Цель изобретения - , расширение класса решаемых задач за счет возможности обратного преобразования , что достигается введением в устройство, содержащее блоки 2 умножения и сумматор 3, регистра 1 хранения промежуточных результатов, коммутатора 4 и блока 5 промежуточного преобразования с соответствующими связями. 2 ил., 1 табл. S 05 . (риг, 1
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
„„яО„„1300641 (5g 4 Н 03 M 7/12
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ, 8
Диг.1
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (2.1) 3967461/24-24 (22) 15.08,85 (46) 30.03.87. Бюл. М 12 (71) Минский радиотехнический институт (72) А.A.Øîñòàê (53) 681.325 (088.8) (56) Авторское свидетельство СССР
Р 773616, кл. Н 03 М 7/12, 1979.
Красноголовый Б.Н,, Шпилевой Б.Н.
Преобразователи кодов, Минск, 1983, с. 105, рис. 3.21. (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ
ДВОИЧИО-ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ (57) Предлагаемое устройство относится к области вычислительной техники и может быть применено для быстрого преобразования двоично-десятичного кода в двоичный и обратно. Особенно целесообразно его использование в процессорах, располагающих средствами быстрого умножения двоичных и десятичных чисел. Цель изобретения— расширение класса решаемых задач за счет возможности обратного преобразования, что достигается введением в устройство, содержащее блоки 2 умножения и сумматор 3, регистра 1 хранения промежуточных результатов, коммутатора 4 и блока S промежуточного преобразования с соответствующими связями. 2 ил., 1 табл.
1 3006
Изобретение относится к вычислительной технике и может быть применено для быстрого преобразования двоично-десятичного кода в двоичный и обратно, особенно целесообразно его использование в процессорах, располагающих средствами быстрого умножения двоичных и десятичных чисел.
Цель изобретения — расширение класса решаемых задач за счет воэможнос- 1О ти обратного преобразования.
На фиг.1 приведена структурная схема предложенного устройства; на фиг.2 — один иэ вариантов реализации блока 5. 15
Устройство содержит регистр 1 хранения промежуточных результатов, блок 2 умножения, сумматор 3, коммутатор 4, блок 5 промежуточного преобразования, информационный вход 6 20 устройства, вход 7 задания режима устройства, первый 8 и второй 9 входы задания констант устройства, вход
1 О установки и вход 11 разрешения записи устройства, выход )2 устройства.
Регистр 1 предназначен для временного хранения (в течение одного такта работы устройства) значений промежуточных результатов преобразова- 30 ния. Его разрядность зависит от разрядности преобразуемых чисел. Он может быть реализован на двухтактных синхронных D-триггерах с установочными входами, например, на ИС 500 TN
131.
Блоки 2 умножения комбинационного типа и предназначены для перемножения малоразрядных сомножителей. В 40 зависимости от сигнала на их входе настройки они осуществляют либо двоичное умножение, либо десятичное.
В общем случае зти блоки могут иметь самую разную конфигурацию. Однако 45 в дальнейшем предполагается," что каждый блок 2 выполняет умножение
К-разрядных десятичных сомножителей или 4К-двоичных разрядных сомножителей, где К = 2,3,4,... Блоки ум- 50 ножения обеспечивают достаточно высокую скорость обработки информации.
Сумматор 3 предназначен для быстрого суммирования с учетом весов 55 разрядов произведений, образованных на выходах блоков 2 умножения. Это сумматор двухвходовой и комбинационного типа. К первой группе его
41 входов подключены выходы значений младших разрядов произведений блоков 2 умножения (на фиг.3 эти выходы блоков 2 показаны справа), а ко второй гругпе подключены выходы значений старших разрядов произведений.
Входы младших разрядов второй группы сумматора 3 соединены с выходами блока 5 преобразования ° В зависимости от значения сигнала на входе настройки сумматора 3 он осуществляет либо десятичное, либо двоичное суммирование.
Коммутатор 4 предназначен для подачи на входы второй группы блоков 2 умножения значения одной из констант. В режиме преобразования двоичнодесятичного кода в двоичный на выходы коммутатора 4 с входа 8 первой константы устройства поступает значение двоичного кода величины 10, где Р =: 2,3,4,... — число ,Р одновременно обрабатываемых десятичных цифр исходного операнда. В режиме же преобразования двоичного кода в двоично-десятичный на входы коммутатора 4 с входа 9 второй константы устройства подается значение двоично-десятичного кода величины
2, где i = 4,5,6,... — число одГ новременно обрабатываемых двоичных цифр исходного операнда. Число одновременно обрабатываемых цифр, например двоичного операнда, может быть и меньше, чем четыре. Однако, в этом случае отпадает надобность применения в устройстве блока 5 преобразования. Коммутатор 4 может быть реализован на логических элементах типа 2И вЂ” 2ИЛИ, например, на ИС 5СОЛС118.
Блок 5 комбинационного типа и предназначен для преобразования P цифр двоично-десятичного кода в двоичный (режим преобразования двоичнодесятичного кода в двоичные) или 1 цифр, двоичного кода в двоично-десятичный код (режим преобразования двоичного кода в двоично-десятичный).
Он может быть выполнен в виде композиции двух узлов: узла преобразования двоично-десятичного кода в двоичный код и узла преобразования двоичного кода в двоично-десятичный, выходы которых подключены к двум группам информационных входов коммутатора, управляющий вход которого соединен с входом 7 задания режима устройства. Каждый из узлов может
3 13006 быть реализован любым из известных методов. На фиг.2 в качестве примера показан вариант реализации блока
5 преобразования на ПЗУ для случая, когда в каждом такте работы устройства преобразуются две цифры десятичного операнда и шесть цифр двоичного операнда, т.е ° когда P = 2 и 1 = 6, В качестве ПЗУ применены ИС 500РЕ149 емкостью 256х4. В режиме преобразования двоично-десятичного кода в двоичный с разрешения сигнала на входе 7 устройства выбирается информация из ПЗУ 13„, 13, а в случае обратного преобразования — из ПЗУ
13, 13,, Выходу ПЗУ 13, 13 и
13, 13 объединены "монтажным ИЛИ".
В табл. 1 приведен порядок записи информации в ПЗУ 13„, 13, а в табл.2 — порядок 3aB IcH информации 20 в ПЗУ 13 и 13
Работу устройства рассмотрим в двух режимах.
Преобразование двоично-десятичного кода в двоичный. В исходном состо-25 янин на вход 7 задания режима устройства подан управляющий потенциал, который на протяжении всего процесса преобразования настраивает блоки 2 на умножение двоичных чисел, сумматор 3 — на сложение. двоичных чисел, коммутатор 4 — на пропуск с входа 8 первой константы двоичного
Р кода величины 10, а блок 5 — на преобразование P десятичных. цифр ис35 ходного операнда в двоичный код, В первом такте работы устройства одновременно с записью исходного десятичного операнда в приемный регистр (этот регистр HB фиг ° 1 не 40 показан, а значение его старших Р разрядов подается на вход 6 устройства) осуществляется установка регистра 1 в ноль путем подачи импульса на первый управляющий вход 10 уст-45 ройства. На этом первый такт ра6оты устройства заканчивается.
Во втором такте с помощью блоков
2 и сумматора 3 формируется: произведение содержимого регистра 1 (в этом такте содержимое регистра 1 равно нулю) на значение первой константы и подсуммирование к младшим разрядам получившегося при этом произведения двоичного кода Р самых 55 старших десятичный цифр исходного операнда (этот код образуется на выходах блока 5). Сформированный на выходах сумматора 3 результат запи41
4 сывается в регистр 1 с разрешения сигнала на входе 11 устройства. На этом второй такт заканчивается. Фактически в течение этого такта осуосуществляется формирование с помощью блока 5 двоичного кода P самых старших цифр исходного десятичного операнда и запись его в младшие разряды регистра 1.
В третьем такте, так же как и в предыдущем, осуществляется умножение содержимого регистра на значение первой константы и подсуммирование к младшим разрядам получившегося при этом произведения двоичного кода P следующих десятичных цифр исходного операнда. Сформированный на выходах сумматора 3 результат записывается в регистр 1 с разрешения сигнала на входе ll устройства.
Так продолжается до тех пор, пока не будет преобразованы все m десятичных цифр исходного операнда.
Окончательный результат формйруется на выходах сумматора 3 и поступает на выход 12 устройства, Собственно преобразование в устройстве выполняется за ш/р тактов.
В предлагаемом устройстве преобразование организовано фактически по схеме Горнера. Пусть исходный десятичный операнд Х = 73521019, а P = 2. Тогда нахождение его двоичного кода сведется к вычислению в-предлагаемом устройстве по правилам двоичной арифметики следующего выражения: ((1001001 .1100100+110100) ° 1100100+
+1010) 1100100+10011.
Преобразование двоичного кода в двоично-десятичный. В исходном состоянии на вход 7 задания режима устройства подан управляющий потенциал, который на протяжении всего процесса преобразования настраивает блоки 2 на умножение десятичных чисел, сумматор 3 — на сложение десятичных чисел, коммутатор 4 — на пропуск с входа 9 второй константы двоично-десятичного кода величины 25 а блок 5 — на преобразование 1 двоичных цифр исходного операнда в двоично-десятичный код.
Далее устройство работает аналогично, как при рассмотрении преобразования двоично-десятичного кода в двоичный. Собственно преобразование и-разрядного двоичного операнда выТаблица!
Двоичио-десятичный код Двоичный код
Х Х
IxXXx,) х х, х х, Y(т fv!7(! Т .Г
О О О О О О О О О
О О О О О О О
О О О О О О О I О 0 О О О О О 1
0 О О О О О 1 О О О 0 О О О О
О О О О О 0 I I О О О О О О 1 1
О О О О 1 О О 1 О О О 0 1 О О I
О О О О О О О О О О О I 0 1 О
О О 0 1 О О О 1 О О О 0 I О I 1
О О О l О 0 I О О О G О 1 1 О О
1 О О 1- О I 1 О 0 I О О О О О
I О О 1 О 1 I I О I 1 0 О 0 О
I О О 1 0 О О О I 1 О О О I 0
1 О О I 1 О О О 1 I О О О I !
5 130064 полняется в предлагаемом устройстве за njl тактов.
Пусть исходный двоичный операнд
Y IIIIIIIII00000IIII 100001, а 1=6, Тогда нахождение его двоично-деся-: тичного кода сведется к вычислению в предлагаемом устройстве по праввилам десятичной арифметики следующего выражения: ((63 64 + 56) 64 + 15) 64 + 33 10
Формула изобретения
Устройство для преобразования двоично-десятичного кода в двоичный, содержащее блоки умножения и сумматор, выходы которого являются выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет обеспечения возможности обратного преобразования,20 в него введены регистр хранения промежуточных результатов, коммутатор и блок промежуточного преобразования, причем входы первого и второго операндов блоков умножения соединены
25 соответственно с выходами разрядов регистра хранения промежуточных результатов и выходом коммутатора, выходы первой и второй групп блоков умножения соединены с равновесовыми разрядными входами сумматора, выходы которого соединены с информационными входами регистра хранения промежуточных результатов, входы установки и разрешения записи которого подключены к одноименным входам устройства соответственно, первый и второй информационные входы коммутатора соединены с входами задания первой и второй констант устройства соответственно, вход задания режима устройства подключен к управляющему входу ком:.!утатора и входам настройки сумматора, блоков умножения и блока промежуточного преобразования, вход блока промежуточного преобразования соединен с инфс!рмационным входом уст ройства, à его выход подключен к равновесовым входам младших разрядов сумматора.
1300641
Таблица 2
Двоичный код
Двоичио-десятичный код
Х X Х X Х Х . Х Х
1 Д 3 4 5 б 1
0 О О 0 l О 0 1 О О О 0 1 0 О
О О О 0 1 0 1 О О О О 1 О 0 0 0
О О О О 1 0 1 1 0 0 О 1 О 0 О 1
1 О
О О 1 1 I 1 0 P О 1 1 О О 0 О 0
О 0 1 1 I 1 P I О 1 1 О О О О I
l 0
I 1
О О 0 О, О О 0 0 р О О 0 О 0
0 О О 0 О О О 1 0 О. О 0 О О
О О О О О О I О О О 0 О 0 0
О О О О О О 1 0 О О 0 О О
0 О 0 О I 1 p p О О О I О О
О О I 1 1 1 1 Р О 1 1 О О О
Р О 1 1 1 1 1 1 0 1 1 О О О
О О
0 I
1 0
1 1
1300641
Составитель А.Шостак
Техред А.Кравчук
Корректор Г.Решетник
Редактор И.Сегляник
Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная,4
Заказ 1160/56 Тираж 902 Подписное
ВНИКАЛИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д.4/5
У
У2
Уз
Й
Ую
У
У8
