Устройство для обнаружения ошибок равновесного кода

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 Н 03 M 13/02

-- 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ТИ

300

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

00 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3884691/24-24 (22) 12.04.85 (46) 30.03.87. Бюл. Ф 12 (72) О. Н. Музыченко (53) 681.32(088.8) (56) Авторское свидетельство СССР

Ф 716041, кл. G 06 F ii/10, 1977.

Авторское свидетельство СССР ,N - 1096651, кл. G 06 F 11/08, 1982.

1 (54 ) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК РАВНОВЕСНОГО КОДА

„„SU„„1300647 А 1 (57) Изобретение относится к автоматике и вычислительной технике. Его использование в различных системах обработки цифровой информации позволяет расширить область применения путем обеспечения возможности определения типа ошибки. Устройство .содержит регистр 1 сдвига, регистр 2 памяти и элемент ИЛИ 6. Введение групп

4, 3 элементов И и шифратора 5 обеспечивает определение числа единиц входного кода по модулю К. 2 ил.

1 13ОО6

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обработки цифровой информации, Цель изобретения — расширение функциональных возможностей путем обеспечения подсчета числа единиц входного кода по модулю k, где k— заданный вес и-разрядного входного кода.

На фиг. 1 изображена функциональ5

10 ная схема устройства для обнаружения ошибок равновесного кода; на фиг.2 пример выполнения регистра памяти.

Устройство для обнаружения ошибок равновесного кода содержит регистр 1 сдвига, ре ги стр 2 памя ти, пер вую и вторую группы 3 и 4 элементов И, шифратор 5 и элемент ИЛИ 6. На фиг. 1 обозначены информационные входы 7, 20 тактовый, управляющий и пусковой входы 8-10, первый и вторые выходы 11 и 12. Каждый разряд регистра 2 памяти может быть выполнен (фиг. 2) на триггере 13 и элементах И 14. Нумера- 25 ция разрядов регистра 2 памяти противоположна нумерации разрядов регистра 1 сдвига и элементов И в группах 3 и 4. При выполнении шифратора

5 на элементах ИЛИ их входы соединяются с входами шифратора 5 в соответствии с таблицей истинности для преобразования единичного позиционного кода в выходной код (например двоичный), При этом единичный позиционный код соответствует коду числа единиц входного кода устройства. Таким образом, на выходах шифратора 5 образуется код (например двоичный) числа единиц входного кода устройства. Для

1 того, чтобы выходной код шифратора 5 соответствовал числу единиц входного кода по модулю k входы i-го элемента ИЛИ подключены к 1-м входам шифраравновесного кода работает следующим образом.

В исходном состоянии регистр сдвига и регистр 2 памяти сброшены.

С входа 9 на вход записи регистра

55 тора 5 таким, что в i-м разряде представления числа j по модулю k содержится единица, Вход шифратора 5, к которому подключен выход (n-1)-ro элемента И первой группы 3, соответствует наличию единицы в i-м разряде 50 представления числа "0" по модулю k (если в выходном коде значению "0" соответствует ненулевой код).

Устройство для обнаружения ошибок

47 2 сдвига подается разрешающий сигнал, и в него записывается входной код с входа 7 устройства. По окончании сигнала на входе 9 на тактовый вход 8 поцаются тактовые импульсы, При подаче каждого тактового импульса происходит сдвиг вправо на один разряд кода, записанного в регистр 1 сдвига.

По мере сдвига в регистре 1 слева направо происходит заполнение разрядов регистра 2 памяти в обратном направлении справа налево. Причем единичный потенциал появляется на выходе i-го разряда регистра 2 памяти, если на выходе его (i-1)-ro разряда— единичный потенциал, а на выходе (n-i+1)-ro разряда регистра l сдвига— единичный потенциал, При появлении единичного потенциала на выходе i-го разряда регистра 2 памяти, на выходе его (i-1)-го разряда появляется нулевой потенциал:, Таким образом, единичный потенциал имеет место на выходе только одного разряда регистра 2 памяти. Одновременно, по мере обнуления разрядов 1-i регистра 1 сдвига, единичные потенциалы появляются на выходах от первого до i-го элементов

И группы 3. В момент появления единичного потенциала на выходе р-го разряда регистра 2 памяти, где р— число единиц входного кода, единичный потенциал появляется на (n-p)-м выходе группы 3 элементов И, что вызывает единичный потенциал на выходе (n-p)-го элемента И группы 4, который через элемент ИЛИ 6 поступает на выход 11 устройства, свидетельствуя об окончании цикла работы устройства. Единичный потенциал с выхода рго разряда регистра 2 памяти поступает на входы шифратора 5, вызывая на выходах 12 код числа р по модулю k.

Цикл работы устройства закончен.

Единичный потенциал с выхода элемента ИЛИ 6 свидетельствует аб окончании цикла работы. Выходной код снимается с выходов 12, В случае записи в регистр 1 нулевого кода, единичный потенциал сразу появляется на выходе последнего элемента И группы

3, что вызывает единичный потенциал на выходе элемента ИЛИ 6, свидетельствующий об окончании цикла работы устройства. С выходов 12 снимается код числа "0" по модулю k.

В случае записи в регистр 1 кода

11...1, единичный потенциал появляет13006

Составитель О. Ревинский

Техред А. Кравчук

Редактор Э. Слиган

Корректор Г. Решетник

Заказ 1160/56 Тираж 902

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5.Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

3 ся на выходе и-го разряда регистра 2 памяти, что вызывает единичный лов тенциал на выходе элемента ИЛИ 6, свидетельствующий об окончании цикла работы. С выходов шифратора 5 снимается код числа п по.модулю k.

Таким образом обеспечивается контроль числа единиц двоичного кода по модулю k на входах устройства.

Формула изобретения

Устройство для обнаружения ошибок равновесного кода, содержащее элемент ИЛИ, выход которого является 15 первым выходом устройства, регистр сдвига, прямые выходы разрядов которого с и-го по (n-k+1) — й, где п и k— соответственно разрядность и вес входного кода, соединены с первого 20 по k-й информационными входами регистра памяти соответственно, информационные входы регистра сдвига является информационными входами устройства, тактовый и управляющий входы 25 реГистра сдвига и вход обнуления регистра памяти являются соответственно тактовым, управляющим и пусковым входами устройства, о т л и ч а ю— щ е е с я тем, что, с целью расшире-30 ния области применения за счет обес47

4 печения возможности определения типа ошибки, в устройство введены шифратор и группы элементов И, прямые выходы разрядов регистра сдвига с (n- k)-ro по первый соединены с информационными входами разрядов регистра памяти соответственно с (k+I)-го по п-й, инверсный выход первого разряда регистра сдвига соединен с первыми входами первых элементов И групп, выход каждого элемента И первой группы, кроме последнего, подключен к первым входам последующих элементов И первой и второй групп, инверсные выходы разрядов регистра сдвига с второго по и-й соединены с вторыми входами элементов И первой группы соответственно с первого по (n-I)-й, выходы разрядов регистра памяти с (n-1)-го по первый подключены к вторым входам элементов И второй группы соответственно с первого по (n-1)-й, выходы которых, выход (n-1)-ro элемента И первой группы и выход и-го разряда регистра памяти подключены к соответствующим входам элемента ИЛИ, выходы

1 разрядов регистра памяти и выход (n-1)-ro элемента И первой группы сое; динены с соответствующими входами шифратора, выходы которого являются вторыми выходами устройства.