Система передачи и приема цифровых сигналов

 

Изобретение относится к электросвязи и может использоваться при передаче данных с защитой от ошибок. Цель изобретения - повьшение достоверности приема цифровых сигналов путем обнаружения семикратных ошибок. Система содержит на передающей стороне кодирующие блоки (КБ) 1 и 2, генератор 3 эталонного кода, блок сумматоров 4 по модулю два, регистр 5 сдвига, модулятор 6, блок считывания 7 и синхронизатор 8, а на приемной (Л 4 05 СО Выкод

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (51)4 Н 03 М 13/02

ОПИСАНИЕ ИЗОБРЕТ

К А BTOPCHOIVIY СВИДЕТЕЛЬСТВУ

«7@;,„

kgb

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3860164/24-09 (22) 22.02.85 (46) 30.05.87. Бюл. Р 20 (71) Ленинградский электротехнический институт связи им. N. А. Бонч-Бруевича (72) P. Т, Сафаров, Г. М. Сидельников, Е. В. Медведев и А. A. Сухинин (53) 621.394,14(088.8) (56) 11!ляпоберский В. И. Основы техники передачи сообщений. — М.: Связь, 1973, с. 354, 355, рис. 6.8, 6.9.

Авторское свидетельство СССР

Н 1091359, кл. Н 04 L 1/10, 1982..

„.SU«13144 (54) СИСТЕМА ПЕРЕДАЧИ И ПРИЕМА ЦИ РОВНХ СИГНАЛОВ (57) Изобретение относится к электросвязи и может использоваться при передаче данных с защитой от ошибок.

Цель изобретения — повышение достоверности приема цифровых сигналов путем обнаружения семикратных ошибок.

Система содержит на передающей стороне кодирующие блоки (КБ) 1 и 2, генератор 3 эталонного кода, блок сумматоров 4 по модулю два, регистр 5 сдвига, модулятор 6, блок считывания

7 и синхронизатор 8, а на приемной

131 стороне демодулятор 9„ регистр 10 сдвига, генератор ll эталонного кода, коррелятор 12, синхронизатор 13 и декодер 14, состоящий из блоков обнаружения ошибок (БОО) 15, 16 и 17, блок отбраковки 18 ошибочных слов и блок эл-тов И 19. При подаче входной информации в виде К-разрядного двоичного кода КБ 2, выполненный в виде кодера Хемминга, вводит избыточные символы, позволяющие в К-разряд4463 ном слове обнаружить двухкратную ошибку, и на вьгходе выдает N-разрядный код в параллельной форме. Введение в систему КБ 2 и выполнение декодера

14 позволяют обнаруживать все семикратные ошибки и большинство восьмикратных ошибок. Система .по и, 2 ф-лы отличается выполнением БОО 15, 16 и

17. Даны ил. примеров выполнения

FOO 15, 16 и 17 и блока отбраковки

18. 1 з.п. ф-лы, 5 ил.

Изобретение относится к электросвязи и может использоваться при передаче данных с защитой от ошибок.

Цель изобретения — повышение достоверности приема цифровых сигналов путем обнаружения семикратных ошибок.

На фиг. 1 представлена структурная схема системы передачи и приема цифровых сигналов; на фиг, 2-5 структурные электрические схемы первого, второго и третьего блоков обнаружения ошибочных слов и блока отбраковки ошибочных слов соответственно.

Система передачи и приема цифровых сигналов содержит на передающей стороне кодирующий блок 1, дополнительный кодируюший блок 2, генератор

3 эталонного кода, блок 4 сумматоров по модулю два, регистр 5 сдвига, модулягор 6, блок 7 считывания, синхронизатор 8, на приемной стороне — демодулятор 9, регистр 10 сдвига, генератор ll эталонного кода, коррелятор 12, синхронизатор 13, декодер 14.

Декодер 14 содержит первый, второй и третий блоки обнаружения ошибок 1517, блок 18 отбраковки ошибочных слов, блок 19 элементов И. первый блок 15 обнаружения ошибочных слов содержит дешифраторы 20 и блок 21 элементов ИЛИ.

Дешифраторы 20 содержат блоки сумматоров 22 по модулю два.

Блок сумматоров 22 по модулю два содержат сумматоры 23 по модулю два первой ступени суммирования, сумматоры 24 по модулю два второй ступени суммирования и сумматор 25 по модулю два третьей ступени суммирования.

Блок 21 элементов ИЛИ содержит элементы ИЛИ 26, Второй блок 16 обнаружения ошибочных слов содержит дешифраторы 27, элемент ИЛИ 28 и сумматор 29 по модулю два, Дешифраторы 27 содержат блоки 30 суммирования и сумматор 31 по модулю два.

Третий блок 17 обнаружения ошибочных слов содержит дешифраторы 32, элемент ИЛИ 33 и сумматор 34 по модулю два.

Дешифраторы 32 содержат сумматоры

35 по модулю два, Блок 18 отбраковки ошибочных слов содержит элемент ИЛИ 36, первый и второй элементы И 37 и 38 и элемент

НЕ 39.

Система передачи и приема цифровых сигналов работает следуюшим образом.

На информационные входы дополнительного кодируюшего блока 2 (фиг. 13 подается k-разрядный двоичный код (входная информация). Дополнительный кодирующий блок 2 (выполненный, например, в виде кодера Хемминга) вводит избыточные символы, позволяющие в k-разрядном слове обнаружить двухкратную ошибку. Дополнительный кодирующий блок 2 выдает N-разрядный код в параллельной форме (величина

N = n = k + (n-k), где (n-k) — число добавочных символов) .

В кодирующем блоке 1 производятся следующие операции.

Каждое и--разрядное слово проверяется на четность и формируется сим3 . 13!4463 п вол четности, - с в где а — ин- г

° )

1J ) 1 формационные символы. Осуществляется н накопление m слов и формирование сим- р волов четности при суммировании по 5 п модулю два одноименных символов каж- 1 дого из ш слов: б

П \ (n с

- ) ;— в

1(1

4 истр 10. Выходы (разрядов) регистра

0 в соответствии с порядком следова- . ия символов сложного (m+1)(n+1)-разядного слова соединяются с входами

Г ервого, второго и третьего блоков

5, !6 и 17 обнаружения. Во второй лок 16 обнаружения вводятся те поылки, которые участвуют в формироании на передающей стороне символов т.е. здесь определяются суммы:

В третьем блоке 17 обнаружения определяются суммы:

Эти посылки вводятся в коррелятор

12, на первые входы которого из генератора ll эталонного кода поступает М-разрядный эталонный код. В кор» реляторе 12 определяется функция взаимной корреляции кодового сигнала (эталонного кода) и восстановленного ((1 эталонного кода Ь,, Ъ,,..., Ъ,„,„,, Основной пик этой функпии служит для фазирования генератора, входяшего в состав синхронизатора 13.

Во втором и третьем блоках 16 и

17 (;)бнаружения каждый символ Ъ, b и Ъ „„ преобразуется в символы:

35 (2+ b2) С =К +Ъ

С„„=P +Ъ „; са ;=Ъ;+Ъ,;

rn+n Pn т+и ) С „,. = r1+ bm+nti

1 I

P .=Ъ„,, +Ъ„,„., 3

1 I

Ъ гп 1. () (1 + Ъ т + и + 1

При этом посылки ос формируются во втором блоке 16 обнаружения, Там же формируется сигнал ошибки, равный

"1", если хотя бы opm сигнал К; равен "1". Посылки Р и g формиру("тся в в третьем блоке 17 обнаружения. Там же формируется сигнал ошибки, равный

"1", если хотя бы один сигнал (или равен "1".

В первом блоке 15 обнаружения в соответствии с алгоритмом декодирования вырабатываются синдромы R; (по числу строк матрицы размером n x m).

Если хотя бы в одном синдроме R„. содержится "1", то вырабатывается сигнал ошибки "1".

Сигналы 10" (отсутствие ошибки) и

"1" (наличие ошибки) первого, второЭти М символов С(, (r = 1,2,..., 40

m+n+1) вводятся в регистр 5. Кроме того, в регистр 5 из кодирующего бло-" ка 1 поступает (n-k) ° m символов. Таким образом, в регистре 5 записывается m k + (n-k) m + М = (ш+1)(п+1) .((5 символов

Считывание информации из регистра

5 производится сигналами блока 7 считывания, управляемого синхросигна- 0 лами синхронизатора 8. Двоичные сигналы в последовательной форме через модулятор 6, в котором может осуществляться амплитудная, частотная или. фазовая манипуляция, поступают в ли- 55 нию связи.

На приемной стороне демодулятор 9 формирует последовательность двоичных видеосигналов, которые вводятся в реВ результате образуется сложное слово, состоящее из. (ш+1) слов, состоящих каждое из (п+1) символов.

Сложное слово состоит из (n+1)(m+I) символов. Из этого числа символы

<;, и I% (их число равно (m+n+1)=

= М) подаются на вторые входы блока

4 сумматоров, на первые входы которого поступает 11-разрядный эталонный код (например, М-последовательность) из генератора 3 эталонного кода. При этом выходными символами блока 4 сумматоров являются

С, =О (+ Ь,; (n

Ь; =0+Pa,„Я С; (i = 1,2,...,m)., Ъ, =О+Еа; + С (! = 1,2...n);

1=1

;11

5 31446

ro и третьего блоков 15-17 обнаруже— ния вводятся в блок 18 отбраковки (фиг. 5), который осуществляет отбраковку ошибочных слов размером (m+13 (и+1). Управляющий сигнал с второго выхода блока 18 отбраковки поступает в блок 19 элементов И. На входы каждого элемента И блока 19 элементов И, число которых равно К ш, подаются из регистра 10 информационные посылки, 10 из синхронизатора 13 — синхроимпульсы, а из блока 18 отбраковки — сигналы наличия или отсутствия ошибок, При отсутствии ошибки при совпадении управляющего сигнала блока 18 отбраковки и синхроимпульса производится считывание k m-разрядного кода на выход системы передачи и приема цифровых сигналов, после чего регистр

10 переводится в состояние "0 .

Первый блок обнаружения (фиг. 2) состоит (применительно к коду Хемминга (15, 11) и ш = 4) из четырех дешифраторов 20, каждый из которых сначала вычисляет синдром R,, затем

25 производится проверка наличия символов "1" в синдромах. Эту функцию выполняет блок 21 элементов ИЛИ. Каждый дешифратор 20 содержит по четыре блока сумматоров 22, в которых определяются символы, образующие синдром, Второй блок 1б обнаружения (фиг. 3) для m = 4 содержит четыре дешифратора 27, в которых определяются коэффициенты ж„, а затем произво- 35 дится проверка этих коэффициентов и формирование сигнала ошибки.

Третий блок 17 обнаружения (фиг. 4) для и = 15 содержит 16 дешифраторов 32, каждь|й иэ которых состоит из четырех сумматоров 35, элемента ИЛИ 33 и сумматора 34, на выхо" де которого появляется сигнал "1", если произошла ошибка по столбцам матрицы.

Предлагаемая система передачи и приема цифровых сигналов позволяет обнаруживать все 7-кратные и большинство 8-кратных ошибок за исключением ошибок 8-й кратности при искажении в двух словах (в строках матрицы), в которых искажены по четыре одноименных символа.

Формула изобретения

Система передачи и приема цифровых сигналов, содержащая на переда3 6 ющей стороне последовательно соединенные генератор эталонного кода, блок сумматоров по модулю два, регистр сдвига и модулятор, последовательно соединенные синхронизатор и блок считывания, а также кодирующий блок, тактовый вход которого объединен с входом генератора эталонного кода и подключен к выходу синхронизатора, а выход блока считывания подсоединен .к тактовому входу модулятора, на приемной стороне последовательно соединенные коррелятор, синхронизатор и генератор эталонного кода, последовательно соединенные демодулятор и регистр сдвига, а также декодер, информационные входы которого подключены к соответствующим выходам регистра сдвига, объединенные тактовые входы регистра сдви« га, демодулятора и декодера подключены к,выходу синхронизатора, первые и вторые входы коррелятора подключены соответственно к выходам генератора эталонного кода и синхронизирующим выходам декодера, причем информационные выходы декодера являются информационными выходами системы, а выход модулятора и вход демодулятора являются соответственно канальныйи выходом и входом системы, о т л и ч а— ю щ а я с я тем, что, с целью повышения достоверности приема цифровых сигналов путем обнаружения семикратных ошибок, на передающей стороне введен дополнительный кодирующий блок, при этом тактовый вход дополнительного кодирующего блока подключен к выходу синхронизатора, выходы дополнительного кодирующего блока подсоединены к соответствующим вторым входам регистра сдвига и входам кодирующего блока, выходы которого подсоединены к соответствующим вто". . рым входам блока сумматоров по модулю два, причем информационные входы дополнительного кодирующего блока объединены с соответствующими третьими входами регистра сдвига и являются входами системы, на приемной стороне декодер содержит последовательно соединенные первый блок обнаружения ошибок, блок отбраковки ошибочных слов и блок элементов И, а также второй и третий блоки обнаружения ошибок, первые выходы которых подсоединены соответственно к второму и третьему входам блока отбраковки

13144 ошибочных слов, второй и третий входы блока элементов И подключены к соответствующим входам первого блока обнаружения ошибок, причем входы первого, второго и третьего блоков обнаружения ошибок, являются информационными входами декодера, объединенные тактовый вход блока отбраковки ошибочных слов и четвертый вход блока элементов И являются тактовым 1Î входом декодера, выходы блока элементов И и второй выход блока отбраковки ошибочных слов являются соответственно информационными выходами и выходом сигнала ошибки декодера, а !5 вторые выходы второго и третьего обнаружителей ошибок являются синхронизирующими выходами декодера, при этом выход сигнала ошибки декодера является управляющим выходом системы. 20

2. Система по п. 1, о т л и— ч а ю щ а я с я тем, что первый

63 8 блок обнаружения ошибок выполнен в виде т денифраторов, выходы которых подключены к соответствующим входам блока элементов ИЛИ, причем каждый из ш дешифраторов состоит иэ n-k блоков сумматоров по модулю два первой ступени суммирования, выходы каждый двух и†k блоков сумматоров по модулю два первой ступени суммирования подсоединены к входам соотВетствуюших сумматоров по модулю два второй ступени суммирования, а выходы сумматоров по модулю два второй ступени суммирования подключены к соответствующим входам сумматора по модулю два третьей ступени суммирования, выход которого является выходом дешифратора, при этом входы m дешифраторов и выход блока элементов

ИЛИ являются соответственно входами и выходом первого блока обнаружения ошибок.

1314463

Составитель В. Орлов

Редактор N. Дылын Техред И.Ходанич Корректор С. Лыжова

Тираж 902 Подписное

ВНИИА Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 2220/56

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4