Устройство для деления в избыточном коде

 

Изобретение относится к области вычислительной техники и может быть использовано,в специализированных процессорах. Целью изобретения является сокращение аппаратурных затрат; Поставленная цель достигается тем, что устройство для деления в избыточном коде содержащее регистры делимого , делителя и частного, блок умножения на два, первьй преобразователь в обратный код, два сумматора , две схемы сравнения знаков, два триггера, два элемента задержки, три элемента И и узел формирования частного, содержит третш сумматор, второй преобразователь в обратный код, семь триггеров, семь элементе задержки, 2 ил.

союз соаетсних

СОЦИАЛИСТИЧЕСНИХ

РЕСПУ ЛИН

„,SU 1 28Î612 А I (511 4 С 06 Р 7 49

g„

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTGPCHGMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 379573 1/24-24 (22) 04.07.84 (46) 30.12.86. Бюл. Р 48 (71) Таганрогский радиотехнический институт им.В.Д.Калмыкова (72) В.Е.Золотовский и Р.В.Коробков (53) 681.3 (088.8) (56) Авторское свидетельство СССР

Ф 580544, кл. С 06 Р 7/52, 1975.

Авторское свидетельство СССР

У 1206770, кл. G 06 Г 7/49, 1984. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ В ИЗБЫТОЧНОМ КОДЕ (57) Изобретение относится к области вычислительной техники и может быть использовано в специализированных процессорах. Целью изобретения является сокращение аппаратурных затрат;

Поставленная цель достигается тем, что устройство для деления в избыточном коде содержащее регистры делимого, делителя и частного, блок умножения на два, первый преобразо-. ватель в обратный код, два сумматора, две схемы сравнения знаков, два триггера, два элемента задержки, три элемента И и узел формирования частного, содержит третий сумматор, второй преобразователь в обратный код, семь триггеров, семь элементо . задержки. 2 ил.

1 1280612

Изобретение относится к вычисли- р тельной технике и может быть исполь- ф зовано при конструировании и разра- з ботке специализированных и универ- н сальных процессоров. 5

Целью изобретения является сокра- н щение аппаратурных затрат. н

На фиг.1 представлена схема уст- п ройства для деления в избыточном коде, на фиг.2 — схема узла форми- 10 т рования частного. р

Устройство для деления в избыточ- r ном коде (фиг.1) содержит вход 1 р делителя устройства, регистр 2 де- П лителя, элементы 3-5 задержки, пре- t5 б образователь 6 в обратный код, схе- р, му 7 сравнения знаков, триггер 8, сумматор 9, блок 10 умножения на . т два, триггер 11, элемент ИЛИ 12, Ц триггер 13, элемент l4 задержки, 20 вход 15 сброса устройства, схему д

16 сравнепия знаков, элемент 17 за" р держки, преобразователь 18 в обрат ( ный код, регистр 19 делимого, вход

20 делимого устройства, сумматор 21, элемент 22 задержки, элемент ИЛИ 23, н элемент 24 задержки, триггеры25 и

26, вход 27 сброса устройства, триггер 28, тактовый вход 29 устройства элемент ИЛИ 30, элемент 31 задерж1 ки, триггеры 32 и 33, тактовый вход1

34 устройства, триггер 35, тактовый вход 36 устройства, узел 37 формирования частного, элемент 38 задержки,. сумматор 39, регистр 40 частного и выход 41 частного устройства.

Узел 37 формирования частного P (фиг.2) содержит элементы И 42-44 и элементы ИЛИ 45 и 46.

Регистр 2 делителя представляет

40 собой последовательный (п + 3)-разв рядный четверичный регистр для записи и хранения последовательных четверичных,чисел. жи оно 45 з тактные четверичные элементы задержки, состоящие из трех обычных двоичных однотактных элементов задержки.

Элемент 4 задержки представляет со- д бой пятитактный четверичный элемент задержки. !

Установка в единицу триггеров . 11, 26, 32 и 33 происходит при пода" че единичных значений на их первый 55 и второй единичные входы. Преобразователь 6 в обратный код производит изменение. знака на противоположный при единичном значении на входе раз2 ешения преобразования, передача инормации через преобразователь 6 апрещается при единичном значении а входе блокировки. Преобразователь

0 в обратный код производит изменеие знака на противоположный при едиичном значении на входе разрешения реобразования. Регистр 19 служит для хранения делимого и текущего осатка и представляет собой (n — 3) азрядный четверичный регистр. Реистр 40 представляет собой п-разядный четверичный регистр сдвига. о завершении деления частное может

ыть считано в последовательном кое на выход 41 устройства.

Цикл деления занимает п + 3 така, из которых и + 2 такта — информаионные и один — служебный. Информа .ионные такты используются для переачи и обработки чисел старшими азрядами вперед, служебный такт п + 3) — для управления.

Сигнал на вход 15 подается перед ачалом операции. Например, его можо подать в такте (и + 3) в цикле аписи делителя в регистр 2. Сигнал а вход 27 поступает в служебном акте (n + 3) каждого. цикла. Сигнал а вход 29 поступает в последнем формационном такте (n + 2) каждоо цикла. Сигнал на вход 34 постуает в тактах с четвертого по шестой. игнал на входе 36 имеет передний ронт на границе шестого и седьмого актов. Например, можно иметь его авным единице в течение седьмого акта.

Величина задержки элементов 14, 4 и 3 1 выбирается не менее пяти ремен срабатывания триггера, но не олее одного такта.

Устройство для деления в избыточом коде работает следуюшим обраом.

Делимое, делитель и частное предтавлены в избыточном четверичном оде, цифры которого кодируются слеующим образом:

0 — 000 111

+1 — 001 2- 110

+2 — 010

+3 — 011

Остальные коды — запретные, т.е.

ыетверичная цифра представляется в виде двоичной триады, старший разряд которой кодирует знак цифры, второй и первый разряды — саму цифру, Перед началом деления делитель

3 12806 записывается с входа 1 в регистр 2 и в течение всей операции хранится в этом регистре в динамике. Триггеры 11 и 13, предварительно сброшенные сигналом по входу 15, элемент 5

ИЛИ 12, элемент 14 задержки формируют знак делителя. В первом цикле делитель поступает на выходырегистра 2.

Пока проходятнулевые разряды, триггеры

11 и 13 остаются в нуле. Как только на выходах регистра 2 возникает старший разряд, отличный от нуля, его знаковый разряд поступает на открытый единичный вход триггера 11, так как триггер 13 находится в нуле.

Если знак "-", триггер 11 переходит

I! !1 в состояние единица, если знак + триггер 11 остается в нуле. Элемент

12 выявляет наличие разряда, отличного от нуля. Как только на выходе регистра 2 возникает разряд, отличный от нуля, сигнал элемента 12 пе- ребрасывает триггер 13 в единицу.и через время, равное задержке элемента 14, вход триггера 11 закрывается. 25

По завершении записи делителя в регистр 19 с входа 20 записывается делимое. Триггеры 25 и 26, предварительно сброшенные с входа 27,элемент ИЛИ 23, элемент 24 задержки 30 формируют знак делимого, который запоминается в триггере 26 аналогично формированию знака делителя.

По сигналу с входа 29 знак делимого переписывается в триггер 28.

Остальные триггеры 8, 31, 32, 34 и регистр 40 находятся в нуле. Так как первый цикл операции деления ничем не отличается от любого другого цикла, рассмотрим выполнение некоторого i-ro цикла. Знак остатка

О, сформированного в предыдущем

i-! цикле, в последнем информационном такте сигналом С, поступающим на !

+z вход 29 устройства, переписывается 45 в триггер 28. Схема 16 сравнения знаков сравнивает знаки делителя, поступающего из триггера 11, и остатка (из триггера 28) и формирует сигнал ЗР2, который поступает на преобразователь 18, и последний присваивает удвоенному делителю, сформированному блоком 10, требуемый знак. Начиная с первого такта на первый вход сумматора 21 поступает удвоенный делитель. Одновременно из регистр 19 на второй вход сумматора 21 поступает предыдущий остаток, сдвинутый на один четверичный разряд

12 4 в сторону старших разрядов О, . В сумматоре 21 формируется сумма Р1.

Значащие разряды четверичных цифр суммы Р 1, объединенные элементом

ИЛИ 30, поступают на первый единичный вход триггера 33 и логически умножаются на тактовый сигнал С, поступающий с входа 34 устройства.

Сигнал С присутствует до тех пор, пока на выходе сумматора 21 проходят три старших разряда суммы Р1. Если эти три разряда равны нулю, триггер

33 (предварительно сброшенный в ноль в служебном такте) остается в нуле.

В конце шестого такта по сигналу С поступающему на вход 36 устройства, инверсия состояния триггера 33 переписывается в триггер 8 и с выхода последнего считывается сигнал P0=1.

Если хотя бы один из старших разрядов суммы P 1 отличен от нуля, то

РО=О и в триггер 32 запишется знак старшего ненулевого разряда суммы

Р1. По сигналу С 7 знак P 1 перепишется в триггер 35. Если P0=1, то преобразователь 6 не пропускает делитель на входы сумматора 9, сумма

Р1 проходит через элемент 22 задержки, сумматор 9 и записывается в регистр 19. Формирователь частного формирует четверичную цифру частного.

Цифра частного задерживается на один цикл в элементе 38 задержки, поступает на входы сумматора 39, где складывается с переносом, сформированным в следующем цикле, и поступает на входы регистра 40. По окончании цикла в служебном такте сигналом С

@+3 поступающим на вход 27, триггеры

25, 26, 32 и 33 сбрасываются в нуль.

Сумма Р1 является очередным остатком О,, . Так как задержка сумматоров 9 и 21 равна одному такту, суммарная задержка остатка О,, составит n + 2 такта, т.е. окажется на один такт меньше цикла. Поэтому к началу следующего цикла остаток

О„, поступит на входы суммаатора 21 сдвинутым на один разряд в сторону старших разрядов.

Если три старших разряда суммы

Р1 не равны нулю, то РО=О. В триггере 32 формируется знак Pi, который по сигналу С переписывается в триг7 гер 35. Схема 7 сравнения знаков сравнивает знаки делителя Р1. Преобразователь 6 присваивает требуемый знак делителю, поступающему на вхо5 1280612 ды сумматора 9. В последнем формируется сумма Р2.

Сумма Р2 записывается в регистр

19 как очередной остаток. Формирователь 37 частного формирует очередной разряд частного. Как и в предыдущем случае сформированная цифра частного задерживается на один цикл в элементе 38 задержки, в сумматоре

39 складывается с переносом следующего цикла и поступает на входы ре1 гистра 40. В служебном такте содержимое регистра 40 сдвигается на один такт в сторону старших разрядов, триггеры 25, 2о, 32 и 33 обнуляются. Остаток О, „ сдвигается на один разряд в сторону старших разрядов и вновь поступает на входы сумматора 21.

По выполнении таким образом (и + 1)-ro цикла в регистре 40 окажется полноразрядное частное. Подавая и сигналов сдвига на тактовый вход регистра 40 частного, на выходе 41 устройства можно получить последовательный код частного старшими разрядами вперед.

Формула изобретения

Устройство для деления в избыточном коде, содержащее регистры делимого, делителя и частного, блок умножения на два, первый преобразователь .в обратный код, два сумматора, две схемы сравнения знаков, два триггера, два элемента задержки,три элемента И, причем в устройстве входы делителя и делимого устройства соединены соответственно с установочными входами регистров делителя и делимого, выходы второго и третьего разрядов регистра делителя соединены соответственно с вторым и первым разрядами входа блока умножения на два, разрядный выход первого преобразователя в обратный код соединен с входом первого слагаемого первого сумматора, разрядный выход которого соединен с информационным входом регистра делимого, выход первого триггера соединен с первыми входами первого, второго и третьего элементов И узла формирования част= ного, выход первого элемента И которого соединен через первый элемент задержки с третьим разрядом входа слагаемого второго сумматора, разрядный выход суммы которого соединен с информационным входом частного, выход которого является выходом частного устройства, первый тактовый вход которого соединен с тактовым входом первого триггера, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, Оно содержит третий сумматор, второй преобразователь в обратный код, семь

10 триггеров, семь элементов задержки, узел формирования частного содержит два элемента ИЛИ, причем выходы первого и второго разрядов регистра делителя соединены через первый элемент

15 ИЛИ с единичным входом второго триггера, нулевой выход которого через второй элемент задержки соединен с первым единичным входом третьего триггера, выход которого соединен

20 с первыми входами первой и второй схем сравнения знаков, выходы которых соединены соответственно с „выходами разрешения преобразования первого и второго преобразователей в 5 обратный код, второй единичный вход третьего триггера соединен с выходом третьего разряда регистра целителя, выходы разрядов которого через третий и четвертый элементы задержки

3Î соединены с соответствующими разрядаи информационного входа EippHoi o Iipp образователя в аварийный код, разряды с четвертого по шестой информаЦИОнногО входа которОгО чРрРз пятый элемент задержки соединены соответственно с разрядами с первого по третий информационного входа первого преобразователя в Обратный код, вход блокировки которого соединен с еди40 ничным выходом четвертого триггера, нулевой выход которого соединен с вторыми входами первого и второго элементов И и с первым входом первого элемента ИЛИ узла формирования

45 частного, выход первого элемента

ИЛИ, первый вход первого элемента

ИЛИ которого через первый элемент задержки соединены соответственно с вторым и первым разрядами входа

5р слагаемого второго сумматора, вхоц переноса которого соединен с выходом второго элемента ИЛИ узла формирования частного, первый разряд выхода третьего элемента задержки соединен

55 с третьим разрядом входа блока умно,жения на два, первый, второй и третий разряды выхода которого соединены с соответствующими разрядами информационного входа второго преоб-

1280672

8 разователя в обратный код и через шестой элемент задержки соответственно с четвертым, пятым и шестым разрядами информационного входа второго преобразователя в обратный код, выход которого и выход регист ра делимого соединены соответственно с входами первого и второго слагаемых третьего сумматора, выход которого через седьмой элемент задерж- 10 ки соедийен с входом второго слагаемого первого сумматора, первый и вто- рой разряды выхода которого соединены через второй элемент ИЛИ с единичным входом пятого триггера, ну- 15 левой выход которого через восьмой элемент задержки соединен с первым единичным входом шестого триггера, второй единичный вход и выход которого соединены соответственно с 20 третьим разрядом выхода первого сумматора и с информационным входом

t первого тригГера, нулевые входы вто" рого и третьего триггеров соединены с первым входом сброса устройства, второй вход сброса которого соединен с нулевыми входами пятого, шестого, седьмого и восьмого триггеров, первый и второй разряды выхода третьего сумматора соединены через З0 третий элемент ИЛИ с первым единичным входом седьмого триггера, инверсный выход которого соединен информационным входом четвертого триггера и через девятый элемент задержки — с первым единичным входом восьмого триггера, второй единичный вход и выход которого соединены соответственно с третьим разрядом выхода третьего сумматора и с информационным входом девятого триггера, единичный выход которого соединен с вторым входомпервой схемы сравнения знаков и с вторым входом третьего элемента И узла формирования частного;, третий вход первого элемента

И и второй вход первого элемента

ИЛИ которого соединены с нулевым выходом девятого триггера, выход первого триггера соединен с вторым входом второй схемы сравнения знаков, второй единичный вход седьмого триггера соединен с вторым тактовым входом устройства, третий тактовый вход которого соединен с тактовыми входами четвертого и девятого триггеров, а также в узле формирования частного выходы второго и третьего элементов И соедине— ны соответственно с первым и вторым входами второго элемен та ИЛИ.

1280612

1280612 т„ Ф

Составитель А.Клюев

Техред Л.Олейник Корректор M- K< HHeA

Редактор А.Лежнина

Заказ 7067/54 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, r,Óæãoðîä, ул.Проектная,4