Преобразователь двоичного кода в двоично-десятичный

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано при построении вычислительных и измерительных устройств. Цель изобретения - упрощение преобразователя. Поставленная цель достигается тем, что комбинационный преобразователь содержит группу суммирующих ярусов, в каждый из которых входит группа многовходовых сумматоров и группа блоков коррекции, причем блоки коррекции -выполнены на 5-разрядных преобразователях двоичного кода в двоично-десятичный, 1 ил. 00 о СП

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)4 Н 03 М 7 12

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н AST0PCH0MV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3955886/24-24 (22) 29.07.85 (46) 15.04.87. Бюл. В 14 .(75) А.А.Колосов (53) 681 .325 .(088.8) (56) Авторское свидетельство СССР

У 960794, кл. H 03 M 7/12, 1982.

Патент США М 3705299, кл. 235155, 1972. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В ДВОИЧНО-ДЕСЯТИЧНЫЙ (57) Изобретение относится к области автоматики и вычислительной техники

„„SU„13041 5 А1 и может быть использовано при построении вычислительных и измерительных устройств. Цель изобретения упрощение преобразователя ° Поставленная цель достигается тем, что комбинационный преобразователь содержит группу суммирующих ярусов, в каждый из которых входит группа многовходовых сумматоров и группа блоков коррекции, причем блоки коррекции выполнены на 5-разрядных преобразователях двоичного кода в двоично-десятичный. 1 ил.

4175 2 используемых преобразователей кода в каждой декаде.

Построение многовходовых сумматоров выполнено на основе 2- и 4-разрядных сумматоров, При этом используется следующее соответствие между входными и выходными разрядами сумматоров:

10 ÇS, +2S - S +S +Sз, г з

ЗБ„ +2Б +2Я +2Б для 2-разрядного сумматора;

25 S{+2S +SÇ+S4+2SÂ вЂ” Б!+$2+SЗ+S4+S +S6

В каждой из трех декад допустима замена пары 2-разрядных сумматоров на один 4-разрядный. При этом схема

30 предлагаемого преобразователя содержит такое же количество интегральных схем, что и схема известного, однако вместо интегральных схем преобразователей кода используют более простые

35 и дешевые интегральные схемы 2-разрядных сумматоров.

Преобразователь двоичного кода в двоично-десятичный, содержащий группу упорядоченных по старшинству суммирующих ярусов возрастающей разрядности, каждый из которых содержит

45 группу сумматоров и группу блоков коррекции, входы которых соединены с выходами всех разрядов, кроме младшего, соответствующих сумматоров, разрядные выходы блоков коррекции соединены

5g с входами соответствующих разрядов сумматора соседнего старшего яруса, а выходы переноса блоков коррекции, кроме последнего, в каждом суммирующем ярусе соецинены с входами соот55 ветствующих разрядов соседнего старшего сумматора того же яруса, выходы переноса старшего блока коррекции, каждого кроме последнего, суммирующего яруса соединены с входами соотI 13О

Изобретение относится к автоматиКе и вычислительной технике и может быть использовано для построения преобразователей для вычислительных и измерительных устройств.

Цель изобретения — упрощение преобразователя.

На чертеже представлена блок-схема предлагаемого преобразователя

24-разрядного двоичного кода.

Преобразователь содержит суммирующие ярусы 1 и 2, каждый из которых состоит из сумматоров 3 и блоков 4 коррекции.

Первый ярус содержит декаДы, в 15 каждую из которых входит 4-разрядный многовходовой сумматор, выходы которого подключены к соответствующим входам преобразователя двоичного ко-да в двоично-десятичный данной декады 1-2-4-8. Разрядность по входу таких преобразователей равна 6. Младший разряд изменений не претерпевает. К входам сумматоров каждой декады первой ступени подключены ответвления младших 14-разрядных входов двоичного кода. Разветвления сделаны в соответствии с весами двоичных разрядов.

Для преобразования разрядов с

14-го по 23-й входного двоичного кода используется второй ярус преобразования, Он состоит из 4-х декад, в каждую из которых также входит 4разрядный многовходовой сумматор, выходы которого подключены к соответствующим входам преобразователей кода данной декады. К входам сумматора подключены ответвления разрядных входов и выходы преобразователей кода. соответствующих декад первого яруса.

Таким образом разводкой разрядных входов достигается преобразование веса каждого двоичного разряда в двоично-десятичный код, при этом ответвления группируются по декадам, Двоичные коды внутри каждой декады суммируются на двоичном сумматоре, выходной код которого вновь подвергается двоично-десятичному кодированию на преобразователе кода данной декады. Старшие разряды преобразователя кода имеют вес 10 и переносятся на сумматор последующей декауы. Младшие разряды 1 -2-4-8 являются выходным кодом данной. декады. Второй ярус позволяет провести преобразование 10 старших разрядов двоичного кода при сохранении ограниченной разрядности

S, +Б +Я +Я +Я вЂ” для 4-разрядного сумматора, где S; = 2

Тогда например, для второй декады преобразователя сумматоры вводятся следующим образом:

7Б, + 5S2+4S +284 ЗБ, +ЗБ +6Б +2Б

S» +282+7Бз+2Б4 Я +282 +ЗБ +2S4+S

Формула изобретения

1304175

Составитель Н.Шелобанова

Техред И.Попович

Редактор М.Товтин

Корректор E.pîøêo

Заказ 1324/57

Тираж 902 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4 ветствующих разрядов соседнего старшего сумматора соседнего старшего яруса, разрядные выходы блоков коррекции старшего яруса являются выходами трех старших разрядов соответст- 5 вующих декад преобразователя, выходы младших разрядов сумматоров старшего яруса являются выходами младших разрядов соответствующих декад преобразователя, входы которого соединены 10 с входами сумматоров в соответствии с весами соответствующих двоичных разрядов, выход младшего разряда сумматора, кроме старшего, каждого яруса соединен с входом младшего разряда соответствующего сумматора соседнего старшего яруса, вход младшего разряда преобразователя является выходом младшего разряда преобразователя, отличающийся тем, что, с целью упрощения преобразователя, в нем сумматоры выполнены многовходовыми, а блоки коррекции выполнены в виде пятиразрядных преобразователей двоичного кода в двоично-десятичный.