Устройство для нормализации двоичных чисел

Авторы патента:

G06F7/38 - способы и устройства для выполнения математических операций только над машинными числами, например в двоичном, троичном, десятичном представлении

Изобретение относится к вычислительной технике и может быть использовано при создании высокопроизводительных вьгаислительных устройств, Цель изобретения - повышение быстродействия . Цоставленная цель достигается тем, что устройство для нормализации двоичных чисел, содержащее коммутатор 1, преобразователь 2 количества нулевых старпшх разрядов в двоичный код, сдвигатель 3, сумматор 6 нормализации, блок 7 элементов И, содержит сумматор 4 порядков и сумматор 5 ненормированности с соответствующими связями. 3 ил. 70 1 (Л с -ll Г2 со О СХ) о СП Ж к 8 б jrl OMff.i

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕа1УБЛИН (19) 01) 5 А1 (51)4 С 06 F 7 38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

il0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3967488/24-24 (22) 17. 10. 85 (46) 15.05.87. Бюл. У 18 (71) Институт проблем моделирования в энергетике АН УССР (72) Г.И.Грездов и И.Ф.Дубовой (53) 681.325(088.8) (56) Авторское свидетельство СССР

В 1056181, кл. G 06 Р 7/38, 1982.

Процессор ЕС 2060. Техническое описание Т02. М., 1977 ° с. 15-16. (54) УСТРОЙСТВО ДЛЯ НОРМАЛИЗАЦИИ

ДВОИЧНЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной. технике и может быть использовано при создании высокопроизводительных вычислительных устройств.

Цель изобретения вЂ” повьапение быстродействия. Поставленная цель достигается тем, что устройство для нормализации двоичных чисел, содержащее коммутатор 1, преобразователь 2 количества нулевых старших разрядов в двоичный код, сдвигатель 3, сумматор 6 нормализации, блок 7 элементов И, содерлит сумматор 4 порядков и сумматор 5 ненормированности с со- ф ответствующими связями. 3 ил.

Значение входов 0 1 2 3 4 5 6 7 8 9 А В С D Е P

0 7F 83 86- 86 89 89 89 89 8С 8С 8С 8С 8С SC 8С SC

1 FF FF PF FP FF FF FF FP FF PF PF FF FP FF PF FP

7 8 9 А В С D Е Р

00 FF FF PF PP FP FF FP FP FF FF FF FF FF FF PF FF

01 FE FE FE PE FE FE FE FE PF FP FF PF FF FF FF FF

02 FC PC FC FC PD PD FD FD PE РЕ FE PE FP PP PF FF

ОЗ FB Р8 F9 P9 FA FA FB FB РС РС FD PD FE FE РР FF

04 FO F1 F2 РЗ F4 F5 Р6 P7 FS F9 FA FB FC FD FE FF

05 ЕО Е2 Е4 Е6 E8 EA ЕС ЕЕ FO F2 F4 F6 PS FA PC FE

1 131

Изобретение относится к цифровой вычислительной технике а именно к устройствам для вычисления операций над машинными числами, и может быть использовано при создании высокопроизводительньм вычислительных устройств,.

Цель изобретения вЂ” повышение быстродействия.

На фиг. 1 изображена схема устройства для нормализации двоичных чисел; на фиг. 2 вЂ” схема преобразователя количества нулевых старших разрядов в двоичный код и его связи с сумматором нормализации; на фиг.

3 вЂ” схема сдвигателя.

На .фиг. 1-3 1 ифрами в скобках, стоящих около линий и стрелок, обозначены порядковые номера соответственно входов и выходов.

Устройство для нормализации двоичных чисел (фиг. 1) содержит коммутатор 1, преобразователь 2 количества нулевых старших разрядов в двоичный код, сдвигатель 3, сумматор 4 порядков, сумматор 5 ненормированносСдвигатель (фиг. 3) содержит элементы 50-57 памяти, входы 58-69 pasрядов информации сдвигателя, элемент

70 памяти, входы 71-78 элемента 70 памяти, .входы 79-83 величины сдвига !

Значение входов 0 1 2 3 4 5 6

0805 2 ти, сумматор 6 нормализации, блок 7 элементов И, вход 8 постоянного порядка устройства, первый вход 9 задания режима, второй вход 10 задания режима устройства, вход 11 не,нормированности устройства, выход 12 результата устройства, выход 13 постоянного порядка устройства, вход

14 операнда устройства.

10 Преобразователь 2 количества нулевых старших разрядов в двоичный код (фиг. 2) содержит элементы 15-17 памяти.

На фнг. 2 также обозначены вход

18 логической единицы, входы 19-22 разрядов сумматора 6 нормализации, входы 23-34 разрядов преобразователя 2 количества нулевых старших pasрядов в двоичный код, выходы 35-39

20 разрядов сумматора 2 нормализации, выходы 40-49 разрядов преобразователя 2 количества нулевых старших разрядов в двоичный код.

Элементы 15-17 памяти реализованы на ППЗУ, имеющих следующую кодировK |l е сдвигателя, выходы 84-99 разрядов сдвигателя, Элементы 50-57 и 70 памяти реализованы на ППЗУ. Элемент 50 памяти имеет следующую кодировку:

3 131 0805 4

СО С4 С8 СС DO 04 DS DC ЕО Е4 Е8 ЕС FÎ F4 . FS FC

80 88 90 98 АО AS ВО ВВ СО В8 DO D8 ЕО Е8 FÎ F8

08 00 10 20 30 40 50 60 70 80 90 АО ВО CO DO ЕО FO

09 00 20 40 60 80 АО CO EO 00 20 40 60 80 AO CO ЕО

ОА 00 40 80 СО 00 40 80 GO 00 40 80 СО 00 40 80 СО

ОВ 00 80 00 80 00 80 00 80 ОО 80 00 80 00 80 00 80

FF FF FF FF FF FF FF FF A FF FF FF FF FF FF FF

10-14

15 FE FE FE FE FE FE FE FE FF FF FF FF FF FF FF FF

FC FC FC FC FD РВ FD FD FE FE FE FE FF FF FF FF

17 FS F8 F9 Р9 FA FA FB FB . FC FC FD FD FE FE FF FF

18 FO F1 F2 РЗ F4 F5 Рб F7 FS F9 FA FB FC FD FE FF

19 ЕО Е2 Е4 Еб Е8 ЕА EC ЕЕ РВ F2 Р4 Рб FS FA FC FE

CO С4 С8 СС DO 04 .DS DC EO Е4 Е8 ЕС FO Р4 FS FC

1А

1В 80 88 90 98 АВ А8 BO В8 СО В8 DO DS ЕО Е8 FO Р8

1С 00 10 20 30 40 50 60 70 80 90 AO ВО СО DÎ EÎ FO

1D 00 20 40 60 80 АО CO EO 00 20 40 60 80 AO СО ЕО

1Е 00 40 80 СО 00 40 80 CO 00 40 80 СО 00 40 80 СО

1Р 00 80 00 80 00 80 00 80 00 80 00 80 00 80 00 80 Элемент 51 памяти имеет следующую кодировку:

Значение входов О 1 2 3 4 5 6 7 8 9 А В С D Е F

00 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF

01 FE FE FE РЕ FE FE FE FE FF FF FF FF FF FF FF FF

02 FC FC FC FC FD FD FD FD РЕ FE FE FE FF FF FF FF

03 F8 FS F9 Р9 FA FA FB FB FC FC FD FD FE FE FF FF

04 FO Р1 Р2 РЗ F4 F5 Рб Р7 F8 F9 FA FB FC FD FE FF

05 Е! ЕЗ Е5 Е7 Е9 ЕВ ED EF F1 РЗ F5 Р7 F9 FB FD FF

06 CÇ С7 СВ CF DÇ D7 DB DF ЕЗ Е7 ЕВ EF РЗ F7 FB FF

OC-OF 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00

5 310805 6

07 87 SF 97 9F А7 AF В7 BF С7 CF D7 DF Е7 EF F7 FF

08 OF 1F 2F ÇF 4F 5F 6F 7F 8F 9F АГ BF CF DF EF FF

09 1Г ЗР 5Р 7F 9F BF DF FF 1F ЗР 5F 7F 9F BF DF FF

0А ЗР 7F BF FF ÇF 7F ВГ FF ÇF 7P BF FP ÇF 7F BF FF

OB 7F FF 7F FF 7F FF 7F FF 7F FF 7F FF 7F FF DF FF

1П 1Р ÇF 5F 7Р. 9F BF DF FP 1F ÇF 5F 7Р 9F BF DF FF

1Е ÇF 7F BF FF ÇF 7F BF FF 3F 7F BF FF ЗР 7F BF FF

1У 7F FF 7F FF

Элемент 52 памяти имеет щую,кодировку:

Значение входов О 1 2 3

7Р FF 7F FF 7F FF 7F FF 7Г FF 7P FF следую4 5 6 7 8 9 А В С 0 Е F

00 00 00 00 ОО 00 00 ОО ОО 00 00 00 ОО ОО ОО 00 00

01 00 00 00 00 00 00 00 00 01 01 01 01 01 01 01 01

02 00 00 00 00 01 01 01 01 02

03 ОО 00 01 01 02 02 ОЗ 03 04

02 02 02 03 03 03 03

04 05 05 06 06 07 07

04 00 01 02 03 04 05 Об 07 08 09 ÎA ОВ ОС OD OF. OF

05 01 03 05 07 09 OB OD OF 11 13 15 17 19 1В 1D 1F

Об 03 07 ОВ ÎF 13 17 1В 1Р 23 27 2В 2Г 33 37 ЗВ ЗГ

07 07 OF 17 1F 27 2F. 37 2F 47 4F 57 5F 67 бГ 77 7Р

08 OF 1Р 2F ÇF 4Р 5F 6Р 7F 8F 9F AF

09 1F ÇF 5F 7F 9F BF DF FF 1F ÇF 5F

BF CF DF EF FF

7F 9F БГ DF FF

ОС-14 FF FF FF FP FF FF FF PP FF FF FF FF PF PF FF FF

15 FE FE FE FE FE FE FE FE FF FF FF FF FF FF FF FF

16 FC FC FC FC FD FD FD FD FE PE FE FE FF FF PF FF

17 Р8. FS F9 F9 FA FA FB FB FC . ГС FD FD ГЕ FE FF PF

18 FO F1 F2 РЗ F4 F5 Гб Р7 F8 F9 FA FB PC FD FE FF

19 Е1 ЕЗ Е5 Е7 Е9 ЕВ ЕВ EF F1 FÇ F5 F7 F9 FB FD FF

1А СЗ С7 СВ CF 93 D7 DB DF ЕЗ .Е7 ЕВ EF ÇF F7 FB FF

1В 87 SF 97 9F А7 AF В7 BF C7 CF D7 DF Е7 EF F7 FF

1С ÎF 1Г 2F ЗГ 4F 5F 6F 7Г SF 9i AF BF CF DF EF FF

1310805

OA 3F 7F BF FF 3F 7F BF FF 3F 7Р BF FF ÇF 7F BF FF

ОВ 7F FF 7F РР 7F FF 7F FF 7F FF 7F FF 7F FF 7F FF

10-14 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00

15 00 00 00 00 00 00 00 00 00 01 01 01 01 01 Ol О!

16 00 00 00 00 01 01 01 01 02 02 02 02 03 .03 03 03

17 00 00 01 01 02 02 03 03 04 04 05 05 06 06 07 07

18 00 01 02 03 04 05 06 07 07 09 OA ОВ OC OD OE OF

t9 01 03 05 07 09 ОВ ОЬ 0F 11 13 15 17 19 1В 1Ь 1F

1А 03 07 ОВ OF 13 17 18 1F 23 27 2В 2F 33 37 ЗВ ЗР

1В 07 OF 17 1F 27 2Р 37 ЗР 47 4F 57 .5F 67 6F 77 7F

1С OF 1F 2F ÇF 4F 5F 6F 7Р - 8F 9F AF BF CF DF EF FF

1Ь 1Р ÇF 5F 7F 9F BF DF FF 1F ÇF 5F 7F 9F ВР DF FF

1Е ЗР 7F BF FF ЗР 7Р BF FF ÇF 7F BF FF ЗР 7Р BF FF

1Р 7F FF 7F FF 7F FF 7F FF 7F FF 7F FF 7F FF 7F FF

Элемент 53 памяти имеет следующую кодировку:

Значе;ние входов 0 1 2 3

4 5 6 7 8 9 А В С D Е F

00 FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF

01 FE FE FE FE FE FE FE FE FF . FF FF FF FF FF FF FF

02 FC FC. FC FC FD FD FD FD FE FE FE FE РР FF FF FF

03 FS FS F9 F9 FA FA FB FB FC FC FD FD FE FE FF FF

04 FO Fi F2 FÇ F4 F5 Рб F7 Р8 F9 FA FB FC FD FE FF

05 ЕО Е2 Е4 Еб Е8 ЕА ЕС EE FO F2 Р4 Рб Р8 FA FC. FE

06 CO С4 С8 СС DÎ Ь4 Ь8 DC EO Е4 Е8 ЕС FO F4 FS FC

07 80 . 88 90 98 АО AS ВО В8 CO С8 DO DS EO Е8 FÎ F8

08 00 10 20 30 40 50 60 70 80 90 AO BO СО DÎ EO FÎ

09 00 20 40 60 80 АО GO ЕО 00 20 40 60 80 АО СО ЕО

ОА 00 40 80 CO 00 40 80 СО 00

ОВ 00 80 00 80 00 80 00 80 00

40 80 CO 00 40 80 CO

80 00 80 00 80 00 80

ОС-OF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF

9 1310805 10

00 00 ОО 00 00 00 00 00 00 00 00 00 00 00 00 00

FF FF FF FF FF FF FF FP РР FF FF FF FF FF FF FF

15 FE РЕ FE FE FE FE РЕ FE FF FF FF FF FF FF FF FF

16 FC FC FC FC FD FD FD FD РЕ FE FP. PE FP FF FF FF

17 F8 F8 F9 F9 FA FA FB FH FC FC FD FD FE FE FF PF

18 FÎ Р1 F2 РЗ F4 F5 Рб Р7 F8 FS

FA FB FC FD PE FF

19 FÎ F2 F4 Рб F8 FA FC FE FO Р2 F4 Рб FS FA FC FE

1А FÎ F4 FS FC РО F4 F8 FC FO F4 F8 FC FO F4 FS FC

tB, FO Р8 FÎ F8 FO FS PO F8 FO FS PO F8 FO FS FÎ F8

1D-1F FO FO FO FO FO F0 F0 FO FO FO PG FO P0 F0 FO PO

Элемент памяти 54 имеет следующую кодировку:

О 1 2 3 4 5 6 7 8 9 А В С D Е F

00 FF FF FF FF FF FF FF FF FF FF: FF FF FF FF PF FP

01 FE FE FE FE

02 FC FC FC FC

03 F8 Р8 F9 F9 FA FA FB FB ГС FC FD FD FE FE FF FF

04 FÎ F1 Р2 FÇ F4 F5 Рб F7 Р8 F9 PA FB FC FD FE FP

05 Е1 EÇ Е5 Е7 Е9 ЕВ ED EP P1 FÇ E5 - F7 F7 FB PD FP

Об CÇ С7 СВ CF ВЗ 07 DB DF EÇ Е7 ЕВ EF FÇ . P7 FB FF

07 87 8F 97 9F A7 AF В7 BF С7 CF D7 DF Е7 EF F7 FF

08 OF 1F 2Р ЗР 4Р 5F 6F 7P SF 9F AF HF CP DF

EF FF

09 1F ÇF 5F 7Р 9F BF DF FF 1Р ÇF 5F 7Р 9F BF

DF FF

0А 3F 7F BF FF 3F 7F BF PF ЗР 7F BP FF ЗР 7F BF FF

ОВ 7Р FF 7Р РР 7Р PF 7P FP 7F FP 7F PP 7Г FF 7F РГ

ОС-14

FF PF FF PP FF PF FF FP FF PP FP РР FF FF FP FF

15 FE FE FE FE PF. FE FE FF. PP FF FP FP PP FP PF PF

16 FC FC FC FC PD PD PD PD FE FE PE РЕ РР FP FF PP

17 FS FS F9 Р9 FA PA FB FB FC FC FD FD FE PE FF PF

ОС-OF

10-14

Значение входов

FE FE FE FE FF FF FF PP PP РР FF FP

FP FD FD FD ГЕ FE FE FE FP FF PF FF

1310805

18 FO Р1 F2 FÇ Г4 F5 Рб F7 F8 F9 FA FB FC FD FE FF

19 F1 FÇ F5 F7 F9 FB FF FF

1А FÇ F7 FB FF FÇ F7 FB FF

1В F7 FF F7 FF F7 FF F7 FF F7 FF F? FF F7

FF F7 FF

1С-1F FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF

Элемент 55 памяти имеет следующую кодировку:

Значение входов

0 1 2 3 4 5 6 7 8 9 А В С D Е F

00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00

01 00 00 00 00 00 00 00 00 01 01 01 01 01 01 01 01

02 00 00 00 00 01 01 01 01 02 02 02 02 03 03 03 03

03 00 00 01 01 02 02 03 03 04 04 05 05 06 06 07 07

04 00 01 02 03 04 05 06 07 08 09 ОА ОВ OC ОП OE OF

05 01 03 05 07 09 OB OD OF 11 13 15 17 19 1В iD 1F

06 03 07 OB OF 13 17 1В 1F 23 27 2В 2F 33 37 38 ÇF

07 07 OF 17 1F 27 2F 37 ЗР 47 4Р 57 5F 67 6F 7? 7F

08 OF iF 2F ÇF 4F 5F 6F 7F 8F 9F AF BF CF DF EF FF

09 1F ÇF 5F 7F 9F BP DF FF 1F ÇF 5F 7F 9F ВР DF PF. ОА ЗР 7F BF FF ЗР 7F BF FF ÇF 7F BF FF ЗР 7F BF FF

ОВ 7F FF 7F FF 7F FF 7F PP 7Р FP 7F FF 7F FF 7F FF

FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF

ОС-ОЕ OF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FP 00

F0 FO F0 PO F0 FO F0 FO F0 FO F0 F0 F0 FO FO 00

F0 FO FO F0 РО FO FO FO F0 FO FO FO F0 FO РО FO

15 FO FO FO РО FO FO РО. F0 Fi F1 F1 F1 Р1 Fi Fi Р1

16 FO FO FO FO F1 F1 F1 Fi F2 F2 F2 Р2 РЗ FÇ FÇ РЗ

17 FO F0 F1 Ft F2 F2 РЗ FÇ F4 F4 F5 F5 Рб F6 F7 F?

18 FO Р1 F2 FÇ F4 F5 Рб Р7 Р8 F9 FA FB FC FD FE FF

19 F1 FÇ Р5 F7 F9 FB FD FF P1 FÇ F5 F7 F9 FB FD FF

10-11

12-14

Р1 FÇ F5 F7 F9 FB FD FF

F3 F7 FB FF F3 F7 FB FF

13 1310805

РЗ Г7 Fb FF F3 F7 FB FF F3 F7 FB

F3 F7

1А

1В F7 FF F7 FF F7 FF F7 PF F7 FF F7 FF Pj FF Fj FF

FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF FF

1А-1Е

1F FF FF FF РГ FF FF FF FF FP FF FF PF FF FF FP 00

Значение входов

0 1 2 3 4 5 6 7 8 9 А В С D Е F

FF FF FF РР 00 FF FF FF FP FF FF ОО FP FF FF FF

FF FF FF FP FF FF FF FF FF

1 РР FF FF FF FF FF PF

7 8 9 А В С D Е F

0 00 FO 00 FO FF FP FF FF FF FF 00 FO FF FP FF FF

1 FF FF FF FF FF FF PF

FF FF FP FF PF FF FF FF FF

7 8 9 А В С D Е F

О 00 00 00 00 08 08 08 08 2А 2В 2В 2В AD AD AD AD

1 BF BF BF BF F1 Г1 F1 Г1 С2 С2 С2 С2 04 04 04 04

Элемент 56 памяти имеет следующую кодировку:

Элемент 57 памяти имеет следующую кодировку:

Значение ,входов О 1 2 3 4 5 6

ЗО

Элемент 70 памяти имеет следующую кодировку:

Значение входов 0 1 2 3 4 5 6

Устройство для нормализации двоичных чисел.(фиг. 1) работает следующим образом.

При представлении входной величины в формате с фиксированной запятой на вход 9 задания режима подается уровень логического нуля, при этом старшая тетрада входной величины изображает старшие разряды значения двоичного числа, которое подается на коммутатор 1 и с выхода коммутатора 1 поступает на информационный вход сдвигателя 3 и на вход преобразователя 2, где определяется количество старших разрядов входной величины, которые равны нулю, и вырабатывается информация о величине сдвига, а сумматор 6 выдает информацию о величине порядка, который получает" ся в результате сдвига. Информация о величине сдвига поступает на один вход сумматора 5, на другой вход которого поступает с входа 11 заданная ненормированность выходной величины.

На выходе сумматора 5 получается информация о величине сдвига с учетом заданной ненормированности, которая поступает на вход величины сдвига сдвигателя 3.

Информация о величине порядка в результате сдвига двоичного числа поступает с преобразователя 2 на один вход сумматора 4 и сующруется с поступающей на другой его вход величиной постоянного порядка нормализованной величины с входа 8 уст15 1310805 ройства. На выходе 13 формируется полныи порядок двоичного числа после нормализации.

Сдвигатель 3 в зависимости от управляющих величин на его управляющих входах сдвигает поступающее на его информационный вхоц двоичное число в ту или иную сторону, и на выходе

i2 формируется мантисса нормализованного двоичного числа, fO

При представлении входной величины в формате с плавающей запятой на вход 9 задания режима подается уровень логической единицы, при этом старшая тетрада входной величины изображает ее порядок, а остальные тетрады вЂ” мантиссу. Это двоичное число через коммутатор 1 и блок 7 элементов И поступает на преобразователь

2. Дальнейшая работа устройства аналогична его работе при первом режиме, а порядок выходной нормализованной величины получается путем алгебраического суммирования порядка входной величины (старшая тетрада двоичного числа), поступающего с блока 7 элементов И, с величиной порядка, определенной вследствие нормализации на сумматоре 6, выходная величина которого суммируется с постоянным порядком входной величины с входа 8 устройства сумматором 4 порядков, в результате чего получается полный порядок нормализованного двоичного числа. 35

Выходная величина устройства для нормализации двоичных чисел также может быть представлена в двух формах: с фиксированной и плавающей запятой. При наличии на входе. 10 задания режима сигнала логического нуля старшая тетрада выходной величины .выхода 12 устройства изображает старшие разряды нормализованного числа, а при сигнале, равном логической единице на этом входе, старшая тетрада изображается единицами для возможности подключения при необходимости посредством монтажного ИЛИ, а остальные тетрады изображают мантиссу нормализованного числа.

В преобразователе 2 анализ нулей входной величины выполняется потет-. радно. Тетрадные анализаторы, построенные на элементах 15-17 памяти, работают одинаково: определяют место старшей значащей цифры в тетраде в виде двухразрядного кода и его обратного и выдают разрешение .на включение следующего анализатора (выходы

48 и 49), если в анализируемой тетраде все нули. Общий сигнал о месте первой значащей цифры получается путем монтажного ИП1 выходов элементов

15-17 памяти.

Величина, указывающая на количество старших нулей в двоичном числе (выходы 40, 41, 44 и 45), поступает на первый вход сумматора 5, а обратная ее величина (выходы 42, 43, 46 и 47) поступает на входы сумматора

6, где суммируется с порядком входной величины, который подается на входы 19-22. В сдвигателе 3 (фиг.3) элементы 50-55 памяти выполняют сдвиг четырехразрядного кода, поступающего из коммутатора 1 на входы 58-69 в обе стороны, управляемые кодами величин сдвига, формируемых сумматором 5, которые подаются на входы 7983 и на входы элемента 70 памяти, выходами элемента 70 памяти, которые подаются на входы 71-78, и вторым входом 10 задания режима. Элементы 56 и 57 памяти являются вспомогательными для обеспечения сдвига вправо.

Выходная сдвинутая величина получается объединением посредством монтажного ИЛИ выходов 84-91 вЂ” младшие разряды и 92-99 вЂ” старшие разряды.

В предлагаемом примере выполнения ,устройства величины представлены в

:следующем виде.

Вход 11 ненормированности представляется в обратном двоичном коде. Вход

8 постоянного порядка представляется знаком (старший разряд) и величиыой, причем если знаковый разряд равен нулю, тогда величина порядка отрицательна и представляется в дополнительном двоичном коде, если знаковый разряд равен единице, величина порядка положительна и представляется в прямом двоичном коде. Такая же форма представления принята для порядка входного двоичного числа, когда он изображается старшей тетрадой при режиме в форме с плавающей запятой и для полного порядка выходной величины после ее нормализации.

Формула изобр ет ения

Устройство для нормализации двоичных чисел, содержащее коммутатор, преобразователь количества нулевых

17 131 08 старших разрядов в двоичный код, сумматор нормализации, сдвигатель и блок элементов И, причем входы мантиссы и порядка операнда устройства соединены соответственно.с первым информационным входом коммутатора и первым входом блока элементов И, второй вход которого соединен с управляющим входом коммутатора и спервым входом задания режима устройства, вход 10 операнда которого соединен с вторым информационным входом коммутатора, выход которого соединен с информационным входом сдвигателя и с входом преобразователя количества нулевых старших разрядов в двоичный код, инверсный выход которого соединен с в входом первого слагаемого сумматора нормализации, вход второго слагаемо- го которого соединен с выходом, блока 20 элементов И, выход сдвигателя является выходом результата устройства, 05 18 о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит сумматор порядков и сумматор ненормированности, причем выход сумматора нормализации соединен с входом первого слагаемого сумматора порядков, вход второго слагаемого и выход которого соединены соответственно с входом постоянного порядка устройства и с выходом постоянного порядка устройства, прямой выход преобразователя количества нулевых старших разрядов в двоичный код соединен с входом первого слагаемого сумматора ненормированности, вход второго слагаемого и выход которого соединены соответственно с входом ненормированности устройства и входом величины сдвига сдвигателя, вход задания режима работы которого соединен с рторым входом задания режима устройства.

131 0805 (zs) »

Ббб, тб

Р75 (f7) 84

82 ог аг

1 (11! то

01 (18

Ю (г

04!

67 бг

05 тоб! (01!

01/

08! тв

Ут уг

fo (г5) о»

10 D) 71 (f7) Юг (fS

1 (14 (о (ог! (0J

Об

О7

72 (Ni У2 и

g7 аб ч. (0

А! (10 А (15), 7g fiick) ае

И !

4(б

gc !

7f (07! 72 (08! 78

81 (1г (05 (ая 78 аг! 77 (01! 78

Фиг. 1

Составитель А. Клюев

Редактор Е. Копча Техред Н. Глущенко

Корр е к тор М. Демчик

Заказ 2350 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r, Ужгород, ул. Проектная, 4

А0 уг

А8

Аб

А5

А4 ,И

А1

А8

Аб

А1

У4

44 т

РЕ7

0б

g4 а5 цг

08 б а4

05 аг

7 б а5 а4

gS г

1 и

g4 и

g1 (ff) 84 !

18 (f б

14! тя (0 В

10! ЯО

И У! (17! 84 (1 1 и

14 87 (1.1 (тт б

l0 80 (08) 84

0 (05! 87

g4!

А5

Аг

Уг

Аб

Уг

47 б

AJ г

40 уг

И а7

g8 а

И (72 !

77 аб

g7 аб !

75 о4 !

7J !

7г

g7 аб

g3 (17! 512

lb H

1 (1

l (1 4f

0 и) (18! 3 (тс! а, т (1,1

1»

Ио

О!

Устройство для нормализации двоичных чисел

Изобретение относится к области автоматики и вычислительной техники и предназначено для построения различных блоков и устройств цифровой обработки данных

Устройство для нормализации чисел // 1307454

Изобретение относится к иячяслительной технике и позволяет нормализовать как положительные, так и отрицательные числа с плавающей запятой , представленные в обратном коде

Арифметическое устройство // 1305662

Устройство для сдвига информации // 1305661

Изобретение относится к вычислительной технике и может использоваться для выполнения сдвига в обрабатывающих блоках ЭВМ средней производительности

Устройство для определения наименьшего общего кратного чисел // 1304016

Изобретение относится к вычислительной технике и может быть использовано в качестве контрольного прибора при изучении теории чисел

Устройство для сдвига операндов // 1298739

Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных системах обработки информации

Многофункциональное вычислительное устройство // 1293727

Изобретение относится к области вычислительной техники си может быть использовано для выполнения операций умножения, деления, извлечения квадратного корня и сортировки больших массивов многоразрядных чисел

Многоканальное усредняющее устройство // 1292009

Изобретение относится к вычислительной технике и может быть использовано для сбора, накопления и первичной обработки информации.Цель изобретения - повьш1ение точности

Устройство для сдвига // 1291964

Изобретение относится к области вычислительной техники и может быть использовано в цифровых вычислительных системах, а также специализированных вычислительных комплексах для сдвига двоичных кодов .и чисел

Многофункциональное устройство // 1291963

Изобретение относится к области вычислительной техники и микроэлектроники и предназначено для реализации арифметических и логических операций

Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор // 2131145

Система связи с главной станцией и по меньшей мере одной подчиненной станцией // 2146065

Изобретение относится к системам связи между главной и подчиненными станциями

Устройство для формирования остатка по модулю от числа // 2157589

Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах

Устройство для обработки нечеткой информации // 2158441

Изобретение относится к вычислительной технике и может применяться в системах управления в качестве спецвычислителя с целью принятия решений в условиях неопределенности, а также при оперативном управлении технологическими процессами по нечетким алгоритмам

Устройство n-кратного дифференцирования // 2160922

Изобретение относится к вычислительной технике и может быть использовано в спецвычислителях для вычисления производных

Способ цифровой обработки сигналов и устройство для его осуществления // 2163391

Изобретение относится к области вычислительной техники и предназначено, в частности, для цифровой обработки массивов данных в реальном масштабе времени

Устройство для многократного дифференцирования (его варианты) // 2187837

Электронно-вычислительное устройство // 2192037

Изобретение относится к электронно-вычислительной технике

Устройство для формирования субоптимального размещения и его оценки // 2193796

Изобретение относится к области цифровой вычислительной техники и предназначено для моделирования комбинаторных задач при проектировании радиоэлектронной аппаратуры, автоматизированных систем управления и средств электронной вычислительной техники

Арифметические операции в системе обработки данных // 2225638

Изобретение относится к системам обработки данных, которые осуществляют арифметические операции