Микропрограммный процессор

 

Изобретение относится к вычислительной технике и может быть исио.пьзовано нри разработке ycTpoiicTB, в которых используются процессоры с микропрограммным управлением . Целью изобретения является повышение достовер1 ости функционирования . Процессор содержит блоки ностоянной 1 и оперативной 5 памяти, операционный блок 3, блок 4 управления нос.чедовате.пьиостью микрокоманд, регистр 2 микрокома1 д схему 6 сравнения, мультиилексоры 7, 8, регистры 9, 10. Поставленная цель достигается за счет оперативного внесения изменений j микропро1-раммное обеспечение процессора . 5 ил. (О ,/3 / со to ел со ел

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 4 G 06 Г 15 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

13

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕКИЙ И ОТКРЫТИЙ (21) 4014901/24-24 (22) 25.11.85 (46) 23.05.87. Бюл. ¹ !9 (72) Е. A. Воронин и В. И. Титов (53) 681. 32 (088. 8) (56) Лвторское свидетельство СССР № 595078, кл. G 06 F 9/22, 1981.

Березенко А. И, и др. Микропроцессорные комплекты повышенного быстродействия. М., 1981, с. 85, ряс. 49а.

»SU„„ t 312595 А1 (54) МР1ЕРОГ!РОГРЛММ)1ЫЙ 11РОЦГСС013 (57) 11зобретение относи-.ся к вычислительной те нике и может быть использовано при разработке устрои Tk!, в которы используются процессоры с микропрограммным управлением. Целью изобретения является повышение достоверности функционирования. Процессор содерькит олоки ностоя1шой

1 и оперативной 5 памяти, операционный блок 3, блок 4 управления последовательkkOC k bk0 Ik!! kk OkkO lk! Ii,ц ре l HCTp 2 м икрокоман:), схему 6 сравнеklия. мультиплексоры 7, 8, регистры 9, 1О. Поставленная цель достlll;lется 3ck с.ет оперативн внеk:(ния изменений в микропрограммное обеспечение процессора. 5 ил.

1312595

Изобретение относится к вычислительной технике и может быть использовано при разработке устройств, в которых используются процессоры с микропрограммным управлением.

Цель изобретения — повышение достоверности функционирования за счет оперативного обхода нежелательных участков микропрограммы.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 и 3 — алгоритмы работы устройства; на фиг. 4 — временная диаграмма работы устройства; на фиг. 5— форма микрокоманды.

Устройство содержит блок 1 постоянной памяти, регистр 2 микрокоманд, операционный блок 3, блок 4 управления последовательностью микрокоманд, блок 5 оперативНоН памяти, схему 6 сравнения, мультиплексоры 7 и 8, регистр 9 адреса сравнения, регистр 10 адреса перехода, адресный выход 11 процессора, информационный выход 12 процессора, входы информационный 13, кода операции 14, тактовых импульсов 15, начальной загрузки 6 процессора.

На фиг. 5 обозначено: Š— поле микроопераций, подается на входы кода микрокоманды блока 3; F, — — поле управления признаками, подается на входы управления признаками блока 4; А, -- поле перехода, через мультиплексор подается на вход управления адресом следующей микрокоманды блока 4; К вЂ” поле маски, подается на вход маски блока 3; E — — разряд управления, разрешает выдачу информации из блока 3 на выход 12: L — разряд управления, разрешает занесение информации с выхода 12 на 10 регистр адреса перехода; М вЂ” разряд управления, разрешает занесение информации с выхода 12 на регистр 9 адреса сравнения; А — разряд управления, определяет считывание информации либо из блока 1 постоянной памяти, либо из блока 5 оперативной памяти. Блоки 1 и 5 памяти могут переходить в состояние с высоким выходным сопротивлением.

Устройство работает следующим образом.

Микропрограмма работы устройства, записанная в блоке 1, состоит из микроподпрограмм выполнения отдельных команд.

Начальный адрес каждой микроподпрограммы формируется блоком 4 как функция от кода команды, поступающего в этот блок с соответствующих разрядов входа 14. Перед началом работы устройства в блок 5 по фиксированным адресам записывается информация, содержащая адреса микрокоманд, хранящихся в блоке 1, после формирования которых блоком 4 будет выполняться часть микроподпрограммы, записанная в блоке 5 и отсутствующая в блоке 1, начиная с адреса, который записывается в фиксированные ячейки блока 5. Таким образом, каждой микроподпрограмме, хранящейся в блоке 1, соответствует записанный в фиксированную

1О

55 ячейку блока 5 адрес первого выхода из этой микроподпрограммы (в процессе работы этот адрес записывается на регистр 9) и адрес первого входа в микропрограмму, записанную в блоке 5 (этот адрес записывается на регистр 10). В случае отсутствия изменений в микроподпрограмме, записанной в блоке 1, в фиксированную ячейку блока 5, соответствующую данной м и кроподпрограмме, записывается адрес, не существующий в блоках 1 и 5. Кроме того, в блок 5 записываются те части микроподпрограмм, которые отсутствуют в блоке 1, но должны выполняться в ходе исполнения команды.

При поступлении с входа 14 кода команды на входы блока 4 последний формирует на выходах адреса микрокоманды первый адрес микроподпрограммы выполнения поступившей команды, расположенной в блоке 1. Затем из блока 1 считывается микрокоманда, которая формирует в блоке 4 адрес фиксированной ячейки блока 5 и через мультиплексор 7 подает его на адресные входы памяти. Старший разряд мультиплексора 7, определяющий обращение к блокам 1 или 5, определяется в этом случае значением соответствующего разряда регистра 2. Занося в этот разряд «О» или «1», можно считывать микрокоманды либо из блока 1, либо из блока 5. Затем происходит занесение первого адреса выхода из микроподпрограммы на регистр 9 и первого адреса заменяющей микропрограммы на регистр 10. Это занесение происходит в результате выполнения в блоке 3 микрокоманды, по которой информация с соответствующих разрядов регистра 2 поступает на входы маски блока 3 и переписывается на выход 12. В этом случае вход маски используется для передачи константы, представляющей собой адрес памяти микрокоманд. Выдача информации из блока 3 на выход 12 управляется разрядом регистра 2, который подает соответствующее значение на вход разрешения информации блока 3.

Содержимое соответствующих полей микрокоманды с регистра 2 поступает на управляющие входы регистра 9 и регистра 10, разрешая запись на них информации, находящейся на выходе 12. Затем путем изменения содержимого разряда регистра 2, определяющего считывание микрокоманды из блока 1 или из блока 5, происходит переход в микроподпрограмму выполнения команды, записанной в блоке 1. Старший разряд мультиплексора 7, являясь управляющим сигналом для мультиплексора 8, переключает на входы управления адресом следующей микрокоманды блока 1 соответствующие выходы либо блока 1, либо блока 5.

Микроподпрограмма выполнения команды из блока 1 исполняется до момента выдачи сигнала схемой 6 сравнения. Это произойдет в случае совпадения адреса, записанного на регистре 9, с адресом, сформированным блоком 4 на выходе управления

1312595

Формула изобретения адресом следую1цей микрокоманды. Г1од воздействием сигнала со сõåìû 6 сравнения мультиплексор 7 подает на адресные входы блоков памяти содержимое регистра 10. FI о старший разряд определяет обращение к блоку 5. Далыпе происходит выоорка и выполнение микрокоманд из блока 5, заменяк)щих часть микроподпрограммы выполнения команды, записанной в блоке . Затем на регистр 9 заносится адрес следующего выхода из микроподпрограммы блока 1, а на регистр !О заносится адрес очередной микропрограммы блока 5, заменяю1цей другую часть микроподпрограммы блока 1. В случае отсутствия изменений на регистр 9 331юсится несуществующий адрес. Г!роисходит переход к считыванию микрокоманд из блока 1 путем изменения содержимого соответствующего разряда регистра 2. Если в процессе дальнейшего выполнения микроподпрограммы возникает сигнал сравнения, работа устройства происходит аналогично описан1юму.

При отсутствии сравнения выполнение команды заканчивается и микропрограмма ожидает следующую команду.

Микропрограммный процессор, содержа!ций блок постоянной памяти, операционный блок, блок управления последовательность|о микрокоманд, регистр микрокоманд, причем выход кода микрооперации блока постоянной памяти подключен к информационному входу регистра микрокоманд, выходы кода операции и кода маски которого подключены соответственно к входу кода операции и к входу маски операционного блока, тактовый вход которого подключен к тактовому входу процессора и соединен с синхровходами регистра микрокоманд блока управления последовательностью микрокоманд, вход записи признаков перехода, вход признаков перехода и выход признаков перехода которого подключены соответственно к выходу кода управления признаками регистра микрокоманд, выходу и входу переноса и сдвига вправо операционного блока, первый информационный вход которого подключен к входу кода операции процессора и соединен с входом кода микрокоманды блока управления последовательностью микрокоманд, второй информационный вход операционного блока подключен к инфор5

45 мационному входу процессора, адресный и информационный выходы онерационногn блока подключены соответственно к адресному и информационному выходам процессора, отли«пюи1и11ея тем, что, с цельк) повыIlH H ИЯ ДОСТОБСРНОС1 И фХ 1! КЦИОН H POBil IIH H, в него введены блок оперативной памяти, схсх!3 сравнения,,l В3 мультиплексора, регистр адреса cp3BilcHlia и регистр адреса

llcppxG13, причем вход разрешения выдачи информации и информационный выход операционного блока подключены соответственно к выxnду признака выдачи информации регистра микрокоманд и к информационным входам регистров а;ц)еса сравнения и адреса перехода, си!!хр!)входы которы; подклн)чены соответственно к выходам первого и второго признаков записи информации регистра

МИ КРОКО.,I 3 Н.t, Bhi XOД КОД11 М И КРООНЕРЗЦИ И блока ol)cptlTHHIIÎII памяти подключеH к инфОрм3циÎннÎмi вxодi регистра микрок0манд, выход приз!!ака типа блока памяти которого подкл к) чсн к стар шем у разряду первого информационного входа первого мультиплексора, ста pHIHH разряд второго информационного в ода которого подключен к старшему разряду выхода регистра адреса перехода, младшис разряды выхода котороГО полк, !10чсн ы K м;1 адп1и м разряда м втОрогО ин форм 3 ци()н И ОГО входа поpBOI () мх . I ьти и, 11. к— сора, вых!)д адреса микрокоманды блока управления носледовательносTüto микрокоманд полклю !Сн к первому входу схемы сравнения и к M33;tIHHм разрядам первого информационного вход!1 первого мультиплексора, старший разряд вы ода первого мультиплексора Iloдкгиочен к управляющему Bxo;lv второго мультиплексора и к входам выборки блоков постоя ннои и опсративнои памяти. выходы кода управления адресом перехода которых подключены споТВсТсТВсННО к первому и второxlу информационным входам второго х1ул! типе!с ксора, вы;од которого подключен к входу управления адресом перехода блока управления последовательHocTblo микрокоманд, выход регистра адреса сравнения подключен к второму Bxo;t) схемы сравнения, выход которои подкл1оч H к управляющему входу первого мультиплексора, младшие разряды вхОда которого I)одклю Ic ны к адресным вxn;13M блок3 постоянной памяти и блока оперативной памяти, информационный вход которого подключен к входу начальной загрузки процессора.

1312595

ИИЕЗП

1312595

Аярес АР еслЭУ Ао естAl есОзУАо есоЧАд еспЪу АЮ еспзу А7 еспзу сйнх,о ианя7и дыхоУ„ ианяти"

Кан5еерн.йнцхизйзч ин .иъпмйн и луан из033йн изОЯЫн иьМу0н .изпУ

pezucrp

Qv.раз я сел.-н

llcnoneeeue вин о асполнениЕ лен онои Исполнение чцнронои. ланд из rIDV из 0,3у

Pug 4 о3 my

Схеиа сроВненця

Ьпан1аркные лощ Поля пользооателя

С оста в и тел ь М. С ил и н

Редактор С. Патрушева Техред И. Верес Корректор Е. Рошко

Заказ 1845/49 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 7К вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4