Микропрограммное устройство управления

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах управления ЭВМ (электронных вычислительных машин) с повьшенной надежностью. Целью изобретения является сокращение -объема оборудования устройства. С этой целью в устройство, содержащее блок 8 памяти микрокоманд, регистр 3 адреса, коммутатор 6, два триггера 5,7 управления , два элемента И 2,4 и элемент Т задержки, введены сумматор 9 по модулю два и регистр 10 информации, что позволяет обеспечить равные с известными устройствами параметры надежности при исключении из их состава второго блока памяти микрокоманд и средств для формирования его входных и выходных сигналов. 2 ил. с 5 сл

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК 1 4 С 06 F 9/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ 1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3982256/24-24 (22) 02.12.85 (46) 07.05.87. Бюл. N 17 (72) А.Е.Саркисян, В.Н.Газиян, Г.С.Тамаэян, P.Ê.Мартиросяй и А.Э. Мурадханян (53) 681.32 (088.8) (56) Авторское свидетельство СССР

В 993261, кл. G 06 F 9/22, 1981.

Авторское свидетельство СССР

Ф 938283, кл. С 06 F 9/22, 1980.

Авторское свидетельство СССР

У 1043652, кл. G 06 F 9/22, 1981.

Авторское свидетельство СССР

Р 1007 108, кл. G 06 F 9/22, 1981. (54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО

УПРАВПЕНИЯ. 80 1309024 А 1 (57) Изобретение относится к вычислительной технике и может быть использовано в устройствах управления ЭВМ (электронных вычислительных машин) с повышенной надежностью, Целью изобретения является сокращение объема оборудования устройства. С этой целью в устройство, содержащее блок 8 памяти микрокоманд, регистр 3 адреса, коммутатор 6, два триггера 5,7 управления, два элемента И 2,4 и элемент задержки, введены сумматор 9 по модулю два и регистр 10 информации, что позволяет обеспечить равные с известными устройствами параметры надежности при исключении из их состава второго блока памяти микрокоманд и средств для формирования его входных и выходных сигналов. 2 ил.

1309024 2

Изобретение относится к вычислительной технике и может быть использовано в устройствах управления ЭВМ (электронных вычислительных машин) с повышенной надежностью.

Цель изобретения — сокращение объема оборудования устройства.

На фиг.1 представлена функциональная схема устройства; на фиг.2 — временная диаграмма работы устройства.

Устройство (фиг.1) содержит элемент 1 задержки, первый элемент И2, регистр 3 сдвига, второй элемент И4, первый триггер 5 управления,„ коммутатор 6, второй триггер 7 управления, блок 8 памяти микрокоманд, сумматор

9 по модулю два,. регистр 10 информации и имеет тактовый. вход 11 устройства, выход 12 элемента 1, выход 13 элемента 2, выход 14 регистра 3, адресный вход 15 устройства, вход 16 условий ветвления устройства, выход

17 элемента 4, инверсный выход 18 триггера 5, выход 19 коммутатора 6, прямой (единичный) выход 20 и инверсный (нулевой) выход 21 триггера 7, выход 22 адресного поля, выход 23 операционного поля и выход 24 контрольного разряда блока 8, выход 25 сигнала неисправности сумматора 9, операционный выход 26 устройства.

Временные диаграммы (фиг.2) показывают динамику логических уровней на соответствующих входах и выходах устройства. Например, D — временная диаграмма логического уровня на выходе 13 элемента 2. Диаграммы D D B, D,,DI> показывают работу устройства при отказе основной микрокоманды с последущим чтением исправной резерв1 ной микрокоманды, а диаграммы D,,D 8, 1

D» D,> — при отказе и исновной, и резервной микрокоманд.

Элемент 1 задержки предназначен для задержки тактовых импульсов D, на время, необходимое для переброса триггера 5 в единичное (нулевое) состояние и надежного запирания (отпирания) элемента 2. Элемент 2 предназначен для блокировки поступления тактовых импульсов D на синхровходы регистров 3 и 10 в случае, когда триггер

5 находится в единичном состоянии.

Регистр 3 необходим для приема адресной части исправной микрокоманды IIo переднему фронту импульса D,> и хранения ее до поступления следующего . импульса D >, по которому в этот ре5

50 г гистр принимается адресная часть следующей исправной микрокоманды. Элемент 4 предназначен для управления перебросом триггера 7 в противоположное состояние в зависимости от значения сигнала неисправности Р . Тригrep 5 служит для запираыия (отпирания) элемента 2 установкой в единичное (нулевое) состояние по переднему фронту тактовых импульсовЭ11 при наличии на информационном входе единичного (нулевого) сигнала неисправнос25

Коммутатор 6 предназначен для подачи начального адреса микропрограммы на вход блока 8, а также модификации адресной части микрокоманды в зависимости от условий ветвления и ее подачи на вход блока 8. Коммутатор представляет собой группу трехвходовых элементов ИЛИ, количество которых определяется разрядностью адресной части микрокоманды. Триггер 7 служит для инвертирования старшего адресного разряда блока 8 по переднему фронту тактового импульса D„ всякий раз, когда элемент 4 отпирается единичным сигналом неисправности Р . Блок 8 не25 обходим для хранения и выдачи микрокоманд.

При наличии нулевого сигнала на входе старшего разряда адреса считывается основная микрокоманда, а при наличии единичного сигнала — резервная. Блок 8 можно реализовать на микросхемах постоянных программируемых

ЗУ, таких как РТ4, РТ5, РТ7. Сумматор

9 предназначен для проверки на четность числа единиц в микрокоманде.

При четном числе единиц на выходе 25 вырабатывается нулевой сигнал, а в случае нечетного — единичный. Сумматор 9 можно реализовать, например, на микросхемах ИП2 или ИП5. Регистр

10 предназначен для приема и хранения информационной части исправной микрокоманды и подачи ее на выход устройства. Устройство может начать работу независимо от состояния триггеров 5 и 7 и значения сигнала неисправности на выходе 25 сумматора 9.

Примем, что к моменту времени t (фиг.1 и 2) из. блока 8 считана исправная основная микрокоманда (по адресу ,с нулевым старшим разрядом), вследствие чего сигнал неисправности D имеет нулевое значение, а триггеры 5 и 7 находятся в нулевом состоянии.

1309024 4 в регистры 3 и 10, и работа устройства продолжается аналогично работе с момента времени t с той разницей, что в последующих тактах считываются резервные микрокоманды (по адресам с единичным старшим разрядом) до первой д неисправной микрокоманды, после чего о- считываются основные микрокоманды (по адресам с нулевым старшим разряцом), и т.д.

Тогда в момент времени t< по передне му фронту импульсов D считанная основная микрокоманда принимается в ре гистры 3 и 10, так как элемент 2 отк рыт единичным сигналом с нулевого вь хода 18 триггера 5. Информационная часть микрокоманды поступает на выхо

26 устройства, а адресная часть микр команды с выхода 14 регистра 3 посту пает в коммутатор 6, где вырабатывается адрес следующей микрокоманды, который с выхода 19 поступает на адресный вход блока 8. Так как триггер

7 находится в нулевом состоянии, то на его выходе 20 имеется нулевой сиг- 15 нал, и в момент времени t из блока

8 считывается следующая микрокоманда по адресу с нулевым старшим разрядом и поступает на входы регистров 3 и 10 и сумматора 9. 20

Если микрокоманда не искажена, то в момент времени С считывается сле5 дующая микрокоманда, если же микрокоманда искажена, то в момент времени на выходе 25 сумматора 9 вырабаты-25 вается единичный сигнал неисправности, поступающий на информационный вход триггера 5 и отпирающий элемент 4.

Вследствие этого в момент времени t триггеры 5 и 7 устанавливаются в еди-З0 ничное состояние по переднему фронту тактового импульса D«. Элемент 2 запирается нулевым сигналом с нулевого выхода 18 триггера 5, вследствие чего в момент времени и приема искаженной З5

5 микрокоманды в регистры 3 и 10 не происходит. Одновременно из блока 8 считывается резервная микрокоманда, так

1 как на выходе 20 триггера 7 имеется единичный сигнал, и к моменту времени с она поступает на выход блока 8.

Если повторно считанная резервная микрокоманда не искажена, работа устройства продолжается согласно диаг-.

Раммам D, D,e D, D, В момент време45 ни на выходе 25 сумматора 9 восстанавливается нулевой сигнал, вновь запирающий элемент 4 и поступающий на информационный вход триггера 5.

Тогда в момент времени t8 по переднему фронту тактового импульса Dö, триггер 5 устанавливается в нулевое состояние, отпирая элемент 2. Триггер 7 остается в прежнем состоянии, благодаря чему сохраняется единичное значение старшего разряда адреса блока

8 на выходе 20. В момент времени t< резервная микрокоманда принимается

Если повторно считанная резервная микрокоманда тоже искажена, работа устройства продолжается согласно ди(I 1 ( аграммам D, D,, D, D, . В момент времени t изменений не происходит, так как на выходе 25 сумматора 9 сохраняется единичный сигнал. Элемент 4 остается открытым, и в момент времени по переднему фронту тактового импульса D« триггер 7 перебрасывается в нулевое состояние, а триггер 5 состояние не изменяет, вследствие чего элемент 2 остается запертым. Поэтому в момент времени t приема искаженной резервной микрокоманды в регистры з и 10 не происходит. Устройство прекращает работу, так как при отказе основной и резервной микрокоманд на выходе 25 сумматора 9 постоянно присутствует единичный сигнал неисправности. Триггер 5 остается в единичном состоянии, а элемент 2 остается запертым, блокируя прием искаженных микрокоманд в регистры 3 и 10 °

Предлагаемое устройство обладает такой же устойчивостью к сбоям, что и известное устройство, так как при сбое основной (резервной) микрокоманды считывается резервная (основная), а основная (резервная) не бракуется.

В случае сбоя резервной (основной) микрокоманды опять считывается основная (резервная), т.е. при сбоях микрокоманд предлагаемое устройство, как и известное, не прекращает работу, а обязательно восстанавливается. При этом предлагаемое устройство может продолжать работу и после двух и большего количества сбоев, а известное устройство допускает только по одному сбою при чтении из каждого блока памяти. Кроме того, при отказе ячеек памяти известное устройство теряет дополнительно один такт вхолостую для считывания заведомо искаженной микрокоманды.

1309024

6 выходом первого элемента И и первым информационным входом коммутатора, второй информационный вход, управляющий вход и выход которого подключены соответственно к адресному входу и входу условий ветвления устройства и адресному входу блока памяти микрокоманд, вход и выход элемента задержки соединены соответственно с тактовым входом устройства и первым входом первого элемента И, второй вход которого подключен к инверсному выходу первого триггера управления, информационный вход и синхровход первого триггера управления соединены соответственно с выходом сумматора по модулю два и тактовым входом устройства, второй вход и выход второго элемента

И подключены соответственно к тактовому входу устройства и синхровходу второго триггера управления, инверсный выход которого соединен с его информационным входом, а прямой вы ход второго триггера управления подключен к входу старшего разряда адреса блока памяти микрокоманд.

Формула изобретения

Микропрограммное устройство управления, содержащее блок памяти микрокоманд, регистр адреса, коммутатор, 5 два триггера управления, два элемента И и элемент задержки, о т л и— ч а ю щ е е с я тем, что, с целью сокращения объема оборудования, оно содержит сумматор по модулю два и регистр информации, информационный вход, синхровход и выход которого соединены соответственно с выходом операционного поля блока памяти микрокоманд, выходом первого элемента И и операционным выходом устройства, первый, второй и третий входы и выход сумматора по модулю два подключены соответственно к выходу адресного поля, выходу операционного поля, выходу20 контрольного разряда блока памяти микрокоманд и первому входу второго элемента И, информационный вход, син-, хровход и выход регистра адреса соеЯ5 динены соответственно с выходом адрес ного поля блока памяти микрокоманд, Составитель Г.Виталиев

Техред В.Кадар Корректор.А.Тяско

Редактор Н.Тупица

Заказ 1799/41 Тираж б73 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4