Полупостоянное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах, требующих сохранения информации при отключении сетевого питания. Целью изобретения является повышение надежности за счет обеспечения большей помехоустойчивости при переключениях питания. Поставленная цельдостигается за счет введения второго порогового элемента 6, элементов И-НЕ 7 и 8-, эле мента ИСКЛЮЧАЮЩЕЕ lUDI 12,формирователей 9 и 10 импульсов, блока 13 сравнения. Введенные элементы исключают возникновение помех, что повышает надежность устройства. 1 з.п. ф-лы, 1 ил. ff (Л с со i 00 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (51) 4 С 11 С 17/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ :-, К ABTOPCKOMV СВИДЕТЕЛЬСТВУ

17.(21). 3861476/24-24 (22) 28.02.85 (46) 30.05.87. Бюл. Ф 20 (72) Г.А.Бородин, Л.Н.Паращук, И.В.Суворова и В.А.Платонова (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР

Ф 897388, кл. G 11 С 11/34, 1979.

Авторское свидетельство СССР

842975, кл. G 11 С 29/00, 1979. (54) ПОЛУПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах, требующих сохранения информации при отключении сетевого питания. Целью изобретения является повышение надежности за счет обеспечения большей помехоустойчивости при переключениях питания. Поставленная цель. достигается за счет введения второго порогового элемента 6, элементов И-НЕ 7 и 8; элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12,формирователей 9 и 10 импульсов, блока 13 сравнения. Введенные элементы исключают возникновение помех, что повышает надежность устройства. 1 з,п. ф-лы, 1 ил.

1 13143

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в вычислительных системах, требующих сохранения информации при: отключении сетевого питания. г

Цель изобретения — повышение надежности за счет обеспечения большей помехоустойчивости при переключениях. питания. 16

На чертеже представлена структурная схема устройства.

Полупостоянное запоминающее устройство содержит блок 1 памяти, пер вый 2 и второй 3 ключи, резервный ис- 1= точник 4 питания, первый 5 и второй 6 пороговые элементы, первый 7 и второй 8 элементы И-НЕ, первый 9 и второй 10 формирователи импульсов, элементы задержки 11, ИСКЛ10ЧАНЦЕЕ ИЛИ 2О

12, блок 13 сравнения, коммутатор 14, первый 15 и второй 16 адресные входы устройства, первый 17 и второй 18 управляющие входы устройства, информационные выходы 19 устройства, шину

20 питания.

Устройство работает следующим образом.

На шине 20 отсутствует напряжение 30 питания. Это соответствует режиму хранения информации. Пороговые элементы 5 и 6, ключ 3 отключены. Питание блоков 1,5,6,11 осуществляется .от резервного источника 4 через ключ

2, который выполнен на диоде. Элементы И-НЕ 7 и 8 отключены„ но на их выходах присутствуют сигналы логической единицы (для случая, когда режимы"Запись"и"Обращение" осущест- - 10 вляются логическим нулем). Для этого элементы 7 и 8 должны иметь выходы типа открытый коллектор, которые через нагрузочные резисторы подключаются к выходу ключа 2. Поэтому, . 45 несмотря на возможность поступления сигналов по входам 15-19, блок памяти сохраняет режим хранения информации.

На шину 20 питания поступает на- gp пряжение питания. При достижении первого порогового уровня срабатывает пороговый элемент 6 и подключает питание с шины 20 через открытый ключ

3 на блок 1 памяти. Питание поступает в это время и на остальные блоки устройства. При достижении второго порогового уровня срабатывает пороговый элемент 5, и сигнал с его вы87 2 хода через элемент 11 задержки поступает на входы элементов 7 и 8, обеспечивая прохождение через них сигналов по другим входам. В это время на всех блоках напряжение питания уже достигло номинального значения, что исключает возникновение помех, Элемент задержки позволяет задержать поступление разрешающего сигнала до момента достижения номинального напряжения. Дополнительную задержку обеспечивают формирователи

9 и 10 в совокупности с элементом

12. Если управляющий вход блока 13 сравнения подключен к выходу элемента 11, то это повышает помехоустойчивость.

Отключение питания от шины 20.

При снижении напряжения до порога срабатывания элемента 5 последний срабатывает, запрещая прохождение сигналов через элементы 7 и 8. При этом, если было обращение к блоку

1 памяти, то сигнал "Обращение" заканчивается. Поскольку .последний формируется стандартным, это защищает информацию от разрушения. При дальнейшем снижении напряжения срабатывает пороговый элемент 6 и отключает ключ 3, что приводит к переходу на резервное питание. Дальнейшее обращение по управляющим входам блокируется.

На шине 20 присутствует напряжение. В этом режиме питание подается на все блоки устройства. По входу

18 поступает сигнал управления режимам (" Запись" или "Считывание" ). На вход 17 поступает сигнал "Обращение".

На входы 15 и 16 поступает адрес ячейки. При этом коммутатор 14 определяет код данного запоминающего устройства. 1(оммутатор представляет собой коммутационное поле, часть разрядов при этом подключены к "1", а. часть — к "О". Происходит обмен информацией по входам (выходам) 19.

Предлагаемое устройство обладает повышенной помехозащищенностью, что повышает его надежность. формула изобретения

l.Ïîëóïîñòîÿííîå запоминающее устройство, содержащее первый и второй ключи, блок памяти, адресные входы которого являются адресными входами первой группы устройства, Составитель Л.Амусьева

Редактор И.Касарда Техред В.Кадар

Корректор С; Лыжова

Заказ 2215/52 Тираж 590

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4

3 131438 информационные входы (выходы) блока памяти являются информационными входами (выходами) устройства, выходы первого и второго ключей соединены с выводом питания блока памяти, входы первого и второго ключей соединены с соответствующими шинами питания, вход второго ключа соединен с входом первого порогового элемента, о т л и ч а ю щ е е с.я тем, что, 10 с целью повышения надежности устройства, оно содержит второй пороговый элемент, элемент задержки, элементы И-НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, формирователи импульсов, блок срав- 15 нения, входы которого являются адресными входами второй группы устройства, выход блока сравнения соединен с первыми входами первого и второго формирователей импульсов; второй вход20 первого формирователя импульсов соединен с вторым входом второго формирователя импульсов и является первым управляющим входом устройства, выхо7 4 ды первого и второго формирователей импульсов соединены с первым и вторым входами элемента ИСКЛЮЧА10ЩЕЕ ИЛИ соответственно, выход которого соединен с первым входом первого элемента

И-НЕ, второй вход которого соединен с первым входом второго элемента И-НЕ и выходом элемента задержки, вход которого соединен с выходом первого порогового элемента, второй вход второго элемента И-НЕ является вторым управляющим входом устройства, выходы первого и второго элементов И-НЕ соединены с первым и вторым управляющим входами блока памяти соответственно, вход второго порогового элемента соединен с входом второго ключа, а выход — с управляющим входом второго ключа.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что управляющий вход блока сравнения соединен с выходом элемента задержки.