Модульное запоминающее устройство с коррекцией ошибок

 

Изобретение относится к вычислительной технике и может быть использовано для повьшения надежности хранения информации. Целью изобретения является повьппение надежности устройства. Устройство содержит накопитель на многоразрядных микросхемах памяти, блоки кодирования и декодирования, дешифратор, группу элементов И, блок коррекции, блок обнаружения двойных модульных ошибок, коммутатор, элементы ИЛИ и элемент ИСКЛЮЧАЮЙЩЕ ИЛИ. В устройстве корректируются все одиночные и обнаруживаются все двойные модульные ошибки накопителя с четырех, восьми-и шестнадцатиразрядными микросхемами памя ти. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (11) (5I) 4 С 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

Q11Б3 (57) Изобретение относится к вычислительной технике и может быть использовано для повьппения надежности (21) 395531 1/24-24 (22) 17. 09. 85 (46) 30.06.87. Бюл. )) 24 (72) С.В.Корженевский (53) 681.327.6 (088.8) (56) Авторское свидетельство СССР

В 1127012, кл G 11 С 29/00, 1984.

Авторское свидетельство СССР

Р 1117714, кл. G 11 С 29/00, 1984. (54) МОДУЛЬНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК хранения информации. Целью изобретения является повьппение надежности устройства. Устройство содержит накопитель на многоразрядных микросхемах памяти, блоки кодирования и декодирования, дешифратор, группу элементов И, блок коррекции, блок обнаружения двойных модульных ошибок, коммутатор, элементы ИЛИ и элемент

ИСКЛЮЧАЮ1ЦЕЕ ИЛИ. В устройстве корректируются все одиночные и обнаруживаются все двойные модульные ошибки накопителя с четырех, восьми-и шестнадцатиразрядными микросхемами памяти. 3 ил.

1 13

Изоб!>етение относится к вычислительной технике и может быть испсльзовано для повышения надежности хранения информации.

Цель изобретения — повышение надежности устройства.

Па фиг.! представлена функциональная схема модульного запоминающего устройства с коррекцией ошибок, на фиг.2 — контрольная матрица корректирующего кода для варианта запоминающего устройства с четырехраэряд- ными блоками памяти; на фиг.3 — то же, с восьмиразрядными и шестнадцатиразрядными блоками памяти.

Устройство содержит накопитель

1, состоящий из многоразрядных блоков 2 памяти, информационные входы

3 устройства, первую группу формирователей 4 четности, группы формирователей 5-8 четности с третьей по шестую, контрольные входы 9-13 накопителя с первого по пятый, информационные выходы 14 накопителя 1, контрольные выходы 15-19 накопителя с первого по пятый, вторую группу формирователей 20 четности, группы формирователей 21-24 четности с седьмой по десятую, блоки 25-29 сравнения с первого по пятый, регистр 30 числа, элементы 31-44 ИЛИ с первого по четырнадцатый, межоритарный эле,мент 45 ДВА из ЧЕТЫРЕХ, первый 46 и второй 47 элементы ИСКПОЧАЮЩЕЕ ИЛИ,, мультиплексор 48, дешифратор 49, коммутатор 50, группы сумматоров 51-54 по модулю два с первой по четвертую, элемент 55 НЕ, информационные выходы устройства 56, первый 57 и -второй 58 контрольные выходы устройства, элементы 59-64 И с первого по шестой.

Формирователи 4-8 четности объединены в блок кодирования, формирователи 20-24 четности и блоки 25-29 сравнения объединены в блок декодирования, а элементы 18-46, 51 — 55, 59-64 объединены в блок обнаружения двойных модульных ошибок.

Порядок соединения информационных входов устройства 3 с входами групг формирователей 4-8 четности и информационных выходов 14 накопителя 1 с входами групп формирователей 20-24 четности полностью определяется контрольной матрицей, структура которсй для варианта 3:ëïñминлющего устройства с четырехрлзрялными блоками па— мяти показан» нл 1>иг.2., а для варилн20848

5 !

О

t5

ЗО

Щ

55 тон устройства с носьмирлЛрядными и шестнадцатиразрядными блоками памяти — на фиг.3. На фиг.2 обозначено

1, — Т 8 — информационные разряды, К, — К контрольные разряды, С

С вЂ” .сигналы четности с выходов фор14 мирователей 20-24. На фиг.3а показан общий вид контрольной матрицы корректирующего кода, на которой обозначены 1 — единичная подматрица соответствующей разрядности; М, — И, группы информационных разрядов; группы контрольных разрядов. Количество разрядов в каждой группе И; и R; (i = 1, ...22; j = 1,...6), а 4ькже размерность единичной подма4рицьг 1 определяются количеством разрядов применяемьгх блоков памяти.

На фиг.3б, в показаны структура единичйой подматрицы 1 контрольной матрицы кода для вариантов запоминающего устройства с восьми — и шестнадцатиразрядными блоками памяти.

Запоминающее устройство с самоконтролем работает следующим образом.

В режиме записи на входы накопителя 1 и формирователей 4-8 поступают коды чисел, подлежащие записи

B очередном цикле записи. Сформированные в формирователях 4-8 пять групп контрольных кодов поступают по входам 9-13 и записываются в контрольные разряды на-<опителя 1. При считывании с выходов 14 накопителя

1 информационнь>е »азрядьг поступают в регистр 30 числа и на входы формирователей 20-24, Па их выходах вырабатываются контрольные коды, поступающие на первые входы блоков

25-29 сравнения, на их вторые входы поступают соответствующие группы контрольных разрядов с вьгходов 15-19 накопителя 1. В блоках 25-29 происходит поразрядное сравнение соответствующих групп контрольных кодов. С выходов блоков 25-29 коды сравнения ъ или несравнения поступают на другие блоки устройства. При этом если на выходах блоков 25-29 нулевые сигналы, то ошибок нет и с первого и второго контрольных выходов устройства выдаются нулевые сигналы, что свидетельствует об отсутствии ошибок в считанном слове.

При возникновении одиночной модульной ошибки, с рлэрядностью от однои ДО разрЯдности бггока нлмятир

1320848

Формула

55 на выходах блоков 25-29 формируются единичные сигналы несравнения. Сигналы с выходов блоков 25-29 объединяются на соответствующих элементах

ИЛИ 31-35. С выходов элементов ИЛИ

31-34 объединенные сигналы поступают на входы дешифратора 49. С помощью дешифратора 49 производится определение номера группы разрядов, в которых произошла ошибка. Структура ошибки внутри группы разрядов определяется по сигналам несравнения на выходах пятого блоха 29 сравнения.

Эти сигналы поступают на входы мультиплексора 48, который по сигналам с выхода дешифратора 49 производит подключение отказавших разрядов к соответствующим разрядам регистра 30 числа, где производится их коррекция

При этом на первый контрольный выход устройства 57 подается с выхода элемента 47 ИС" ЛЮЧАЮЩЕЕ ИЛИ сигнал одиночной модульной ошибки.

При возникновении двойных модульных ошибок с любой разрядностью и в любых сочетаниях в информационных и контрольных разрядах устройством производится их обнаружение и формируется сигнал некорректируемой двойной модульной ошибки. При этом может быть несколько типов двойных модульных ошибок. Например, возникшая ошибка вызвала появление сигналов несравнения на одном или нескольких выходах первой и. второй. группы выходов блока 29 сравнения. В этом случае на выходе второго элемента 47 ИСКЛЮЧАЮЩЕЕ ИЛИ формируется нулевой по.тенциал, который поступает на вход элемента 55 НЕ. С выхода элемента 55

НЕ единичный потенциал поступает на второй вход элемента 59 И, на первый вход которого подается единичный сигнал с выхода элемента 38 ИЛИ, так как íà его входе имеется единичный сигнал с выхода элемента 35 ИЛИ. С выхода элемента 59 И единичный сигнал через элемент 39 ИЛИ поступает на второй контрольный выход 58 устройства, что свидетельствует о возникновении двойной модульной ошибки.

Аналогично работает устройство при возникновении ошибок, не вызывающих появление сигналов несравнения на выходах блока 29, отличие состоит в том, что единичный сигнал на входы элемента 38 ИЛИ поступает с выхода элемента 46 ИСКЛЮЧАЮЩЕЕ ИЛИ или мажорятарного элемен.а 45 ДВА из ЧЕТЫРЕХ.

При возникновении двойных модульных ошибок может быть такая ситуация, когда их конфигурация в блоках различна. Например, в одном блоке возникли 3 ошибки, а в другом одна или в одном блоке 4 ошибки, а в другом две. Такие ошибки обнаруживаются сравнекием числа сигналов на выходах блока 29 с числом сигналов несравнения на выходах каждого из блоков 25 — 28.

Эта операция осуществляется с помощью групп сумматоров 51-54 по модулю два. Коммутатор в зависимости от того на какой группе выходов блока

29 имеются единичные сигналы подключает зту группу выходов к первым входам групп сумматсрэв 51-54, в кото20 рых производится поразрядное сложение по модулю два сигналов не"равнения с выходов блока 29 с сигналами несравнения с выходов каждого из блоков 25-28. При различном числе сигналов несравнения, а таковое будет всегда для указанного типа ошибок, на выходах групп сложения 51-54 по модулю два формируются единичные сигналы, которые через элементы 40-43

ИЛИ поступаю " на входы элементов

60-63 И. С помощью элементов 60-63

И производится выделение соответствующих результатов сложения по модулю два сигналов с выхода блока 29 с сигналами несравнения тех блоков

25-28, на выходах которых имеется хотя бы один единичный сигнал. Выделенный сигнал (или сигналы) поступает через элемент 44 ИЛИ на второй вход элемента 64 И, на первый вход которого поступает единичный сигнал с выхода элемента 47 ИСКЛЮЧАЮЩЕЕ ИЛИ .

С выхода элемента 64 И единичный сигнал через элемент 39 ИЛИ выдается на второй контрольный выход 58 устройства, что свидетельствует о возникновении двойной модульной ошибки. и з о б р е т е н и я

Модульное запоминающее устройство с коррекцией ошибок, содержащее накопитель, информационные входы которого соединены с входами блока кодирования и являются информационными входами устройства, входы контрольных разрядов накопителя подключены к выходам блока кодирования, а инфор1320848 мационные выходы и выходы контроюп>ных разрядов соединены соответственно с входами первой и второй групп блока декодирования, выходь1 первой группы которого подключены к входам первого элемента ИЛИ, выход которого соединен с первым входом дешифратс>ра, l информационные выходы накопителя подключены к входам первой группы блока коррекции, входы второй группы которого соединены с выходами элементов И группы, à н >гходы являются информационными выходами устройства, коммутатор, о т л и ч а ю, е е с я тем, что, с целью повышения надежности, в устройство в:ведены блок сбнаружения двойных модульных ошибок, второй, третий, четвертый, пятый, шестой и седьмоЙ элементы ИЛИ, мент ИСКЛЮЧЙОЩЕЕ ИГИ, причем первьй, второй, третий, четвертый и пятый входы блока обнаружения двойных модульных ошибок соединены с выходамн

25 одноименных элементов ИЛИ, входы первой группы блока обнаружения двойных модульных ошибок подключены к выходам коммутатора, входы второй, третьей, четвертой и пятой групп блока обнаружения двойных модульных ошибок соединены с выходами первой, второй, третьей и четвертой групп блока декодирования, шестой вход блока обнаружения двойных модульных ошибок подключен к выходу элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, а выход и пятый вход блока обнаружения двойных модульных ошибок являются соответственно выходами двойной и одиночнОЙ мо дульной ошибки устройства, входы второго, третьего и четвертого элементов ИЛИ соединены с выходами одноименных групп блока декодирования, а выходы второго, третьего и четвертого элементов ИЛИ подключены к одноименным входам дешифратора, выходы которого соединены с первыми входами элементов И группы, выходы пятой и шестой групп блока декодирования подключены соответственно к входам шестого и седьмого элементов ИЛИ, информационным входам первой и второй групп коммутатора, вторым входам элементов И группы и входам пятого элемента ИЛИ, выходы шестого и седьмого элементов ИЛИ соединены с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с управляющими входами коммутатора.

1320848 гб г7 29 Jrr 3rd 3773rr rd Эбг 1З "ZS 227277ЗЗ! гЗ гббггг 3724! 24324З 4 r 249 2ÿ зз Зб ЗЗ З9 б7 бЗ

2 3 7 9 Ф 7З гбг7г92г1З" 2 4 Od 7Ю 7аЗ712Мгб 1317211214ЪЗг7бЬ ЗЗЗ72г4Збсзб err>szdr49774б Ъ.„12749зб2зб-бб 4144б

Cr с,С1 с бсб

С7;б

"лт

С9 с," с Зс

" сцб с и с сй

"l9 922

С1г

11

-7J g

О б7 гбб г77 г71 г77 г77 г79 17 бб бб ЪН7 НЗ НЗ А7 «9 « rrrc rrrd rrr7rrr9r7r 411

dd бб 79 72гггб"7бг7Ь гбц "912б4 гбб гбЗН1 Нб Нб Нб 7rr7 772 Н(4 djd Н7З Х17

Ф R5О

128М67В

Ю)

1Х Н Бб7691ОЯ2Я345 16

У)

Составитель О.Исаев

Редактор Н. Киштулинец Техуед В. Кадар Корректор М.Демчик

Заказ 2664/54 Тираж 589. Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.ужгор<>д, vn.Проектная, 4