Накапливающий сумматор

 

Изобретение относится к области вычислительной техники и может быть использовано при построении помехоустойчивых специализированных цифровых систем контроля и регистрации технологических параметров. Целью изобретения является расширение функциональных возможностей за счет суммирования чисел в J, k, г-кодах при сохранении функции суммирования в традиционных двоичных кодах. Сумматор содержит в каждом разряде триггеры 1 со счетным входом, элементы 3 задержки , элементы И 2, элементы ИЛИ 4 и в каждом четном разряде содержит дополнительно элемент 6 задержки и элемент ИЛИ 5. 1 ил, S (Л со ю кэ to ел о

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5114 а 06 F 7 49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H Д ВТОРСИОМЪ/ СВИДЕТЕЛЬСТВУ

L

I (,;. 1 1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР пО делАм изОБРетений и ОтнРытий (2l) 4034834/24-24 (22) 07,02„86 (46) 07 ° 07.87. Бюл. N - 25 (71) Производственное объединение по организации технической эксплуатации энергомеханического оборудования магистральных газопроводов (72) Н. А. Збродов, В. Г, Воронов и В. Г. Сидоренко (53) 681.325.5(088.8) (56) Букреев И. И. и др. Микроэлектронные схемы цифровых устройств.

N.; Советское радио, 1975, с. 330.

Авторское свидетельство СССР

9 920706, кл. G 06 F 7/49, 1980. !

„„Я0„„1 22259 А1 (54). ИА1 АПЛИВА @ИЙ Су1ЖА ОР (57) Изобретение относится к области вычислительной техники и может быть использовано при построении помехоустойчивых специализированных цифровых систем контроля и регистрации технологических параметров. Целью изобретения является расширение функциональных возможностей за счет суммирования чисел в, k r-кодах при сохранении функции суммирования в традиционных двоичных кодах. Сумматор содержит в каждом разряде триггеры 1 со счетным входом, элементы 3 задержки, элементы И 2, элементы ИЛИ 4 и в каждом четном разряде содержит дополнительно элемент 6 задержки и элемент ИЛИ 5. 1 ил, Изобретение относится тт вычислительной технике и может быть использовано при пбстроении специализированных цифровых систем контроля и регистрации технолот-ических параметров.

Цель изобретения — расширение функциональных возможностей за сче I суммирования чисел в,), 1:, т-кодах нри сохранении суммирования в двоич-ных кодах.

На чертеже приведена функциональ-ная схема первых пяти разрядов предлагаемого сумматора.

Накапливающий сумматор . одержит триггеры 1,1 l 5 со сч:-тным входом, первые элементы И 2, :тервые элементы 3 — 1 ... 3-5 3 адержт(тт., эльл тенты

ИЛИ 4-1,. „.,4-5, вторые элементы И 5 во втором и четвертом разрядах„вто-. рые элементы задержки 6-1 и 6-2, выходы 7 суммы, входы первого 8 и второго 9 операндов, вход lo :тадания режима, вход 11 установки а ноль сумматора.

Сущность изобретения состоттт в следующем, Пусть веса двоичных разрядов связаны между собой следующим рекурент)

).:) )

2 ттрн 1 при k при следующих начальных условиях (2) 1, h „=-. 2

-1„.

hа, ! ) 00 10 10 11 01

")) 00 l l 01 О1 00

О

Б = 430„р

i0 00 01 11 10 01

А+ Б=т т (, gpss A

)О )0 OO O) 0 10 00

П;, 0 0 01 00 00 10 00

О 00 !О ОО 00 00 10

) П,„,, О 00 1! 10 10 10 11 (l

i П p!; E.

О 01 00 00 10 10 11

1 ОО 00 00 00 00 00

О ВО 00 00 00 00 00

П г)-

)l,„ ньтм уравнением

1т;

h.

h. + lт

259 2 где 1т) — значение веса двоичного

1 разряда,,j — номер группы, каждая из которых состоит из двух разрядов — О, 1, 3...,J, k — номер разряда в группе () = 1, 2). Тогда значения

hi ), равны I 2 4 6 12 18 36 54

),"

108 162 ..., Даннь)е системь) вычисления обладают значительными преимуятествами по сравнению с Фибоначчиевыми и обобтценными г, р †система счисления.

Такие системы счисления позволяют строить более экономичные и более быстродействующие суммирующие устройства. При этом помехоустойчивость г-кодов сравнима с помехоустойчивостью кодов Фибоначчи, а диа.тазон представления чисел в j, k.

--кодах не ниже, чем в обобщенных г, р-кодах. Выполнение арифметических операций в, )т., г-кодах значительно проще, чем в кодах с естественной избыточност:ью. Зто обусловле.то тем, что формирование как прямых, так и обратных переносов носит локальный характер.

Приведем пример сложения чисел в

r-кодах. При этом формирование Т1

:-тастичной суммы S прямого переноса

П, и обратного переноса П - в m-ом частичном цикле производят в соответствии с формулой (I) и начальными условиями (2)„

Пусть требуется сложить два следующих числа в,j, k, г-кодах (сложение гроводят по известному алгоритму

"!ерсера) 3 1322259

Л = (S )„„„ l O l 00 ОО О 10 з и„, О 00 ОО 00 00 00 00

О ОО OO ОО ОО 00 OO ь

П,Р

А + В = 1 01 00 00 10 10 11 = 1323, 2 Ь ° = Ь + Ь(3) 2 h„= h 1+Ä, В = О 10 li

1 00 10 вых. эл. з адерж.

О 01 00 вых.эл.задерж.

О 10 10 вых.эл.задерж.

О 00 00 вых.эл.задерж.

Здесь и далее апострофами отмечены границы между группами разрядов, Из примера и уравнения (1) вытекает, что

Причем в первом случае уравнения (3) всегда а . = Ъ -12 = " где а; 20

J и М вЂ” i-e значения операндов А и В соответственно, а во втором случае а „„ = Ь,,„ = О. Это обуславливает

I первом случае, если а

= Ъ„,, = 1, то распространение пере-25 носа в следующем частичном цикле может-быть не далее чем Д, 1-разряд; во втором случае распространение переноса в j + l,l-разряд; заканчивается в первом частичном цикле суммиро- 30 вания. Это исключает формирование цепочки обратных переносов более чем в пределах двух смежных групп для люА= О 1 Ol состояния триггера О 01 10 состояния триггера 1 01 00 состояния триггера 1 01 00 состояния триггера 1 10 10

А + В = 1 10 10 = 20

Перед началом суммирования на вход

11 подается единичный сигнал и тригбых а; k u b и образование в про)

1 межуточном цикле трех единиц слагаемых, т.е. всегда

При этом, 1-разряды в регистрах для хранения обратного переноса содержат JIH °

В качестве регистра для приема и хранения обратных переносов в циклах подсуммирования предложено использовать триггеры со счетными входами.

При этом время поступления П р относительно времени поступления П пр в .

2-разряд должно быть задержано на г + г

/ Ф

i и ли тр ° иногда in> (e> i или +

+ "тР + "h3(31 Fge "n3(3) ° " 53(61 время срабатывания элементов 6 и 3 задержки соответственно.

Рассмотрим работу устройства на пр ере суровая чи А - llÔÝ=О 11 01 иВ=9 0 =О 10 ll.

Алгоритм суммирования запишем в виде следующей таблицы

1-й такт подсуммирования

2-й такт подсуммирования

3-й такт подсуммирования геры 1 устанавливаются в нулевое состояние.

259

Формула

6 изобретения

25 установится в единичное состояние, Через время «.„3 „« с выхода элемента

6-1 "-адержки сработae":. элемент И 5

1 2-р««эряда и триггpр 1-2 установится в i" сигналом с вь«хода элемента

ИЛИ 4--2, Через время „.„, отсутст«зие сиг«IGJIQR с выход а элементов

3-1, „,,3-5 и 6-1 и 6-2 задержки свиде ельствует Oб окон IGEIIEIE процесса суммирования. На выходе 7 буце-.. код Л = В =- 1 !О 0 = 20 ряда, Сос-.: «Iâèòåëü М, Есенина

Редактор П. Гереши Техреп A.Kðàâ÷óê 1 орректор .1. Латай

"-аказ 2864/44 г«1pàë 672 Подписное

В1111ППИ Государственного комитета CCCP по делам изобретений и открытий

«13035, «Осква,, )F-35, Рау«нская наб,, д. 4/5

Произ«ЗОдc. E3e«EÁÎ-"10311«Ãрафическое 1р«дприятие, Г, Ужг01)ОД, ул. ПрОектная 4

Е 1 322

При суммировании в,j,, 1,,"-кодах

EIB входс 1 0 c0", р аня е Ес я е ;"лн1«ч«1ь«Й; 10— тенциал. При поступл".1,«3и значений первогО Операнда íà в;оды 8 в соо=-вет— ствии с примером триггеры 1-I., 1-3 и

1--4 уcòанавливаются в единичное состояние через элементы ИЛИ 4-1, 4-3 и

4-4. Б следующем такте на входы 9 и ьторые входы элементов ИЛИ 4-1, 4-2 и 4-4 поступают сигналы от единичных (0 зпачений второго операнда. Б результате триггеры 1-1 и 1--4 установлены в нулевое состояние, при этом с выходов элементов И 2 соответствующих разрядов через элементы задер ки 3-1 и 3-4 данных разрядов на третьи входы элементов ИЛИ 4-2 и 4-5 поступят единич1«ые сигналы, B результате триггер 1-5 установлен в "1", а триггер

1-2 сорошен в "0" и соответственно 20 срабатывает элемент H 2 1,". .-разряда.

1 01 да через 13peMH я ) «3 1 НЯ вхОд элемента И 2 2, 1-разрядва «1 на счетный вход тригге1за 1-3 поступает единичный сигнал, которым данн «й триггер сбрасывается в "0"„а на выходе 3-3 появится единич"::ый сигнал, которым тригг-:р 1--4 через эле" «ент ИЛИ 4-4

Пакапливаюш33й сумматор, содержаший в каждом разряде счетный триггер, первый и второй элементы И, элемент

ИЛИ и первый элемент задержки, причем входы первого и второго операнда данного разряда соединены с первым и вторым входом элемента ИЛИ, выход которого соединен со счетным входом счетного триггера и первым входом первого элемента И, второй вход которого соединен с прямым вь|ходом счетного триггера и выходом суммы данного разряда сумматора, вход сброса счетного триггера каждого разряда соединен с входом установки в ноль сумматора, первый вход второго элемента И каждого разряда соединен с входом задания режима сумматора, о т л и .ч а ю шийся -,åM, что, с целью расширения функциональных возможностей за счет сужлирования чисел в,), k, r--кодах с сохранением функции суммирования в двоичных кодах, в каждый четный разряд сумматора введен второй элемент задержки, причем выход первого элемента И данного разряда. соединен через первый элемент задержки с третьим входом элемента HJIH следующего разряда и в каждом нечетном разряде выход перво1 о элемента И соединен через второй элемент задержки со вторым входом второго элемента И предыдущего четного разряда, выход второго элемента

И данного разряда соединен с четвертым входом элемента ИЛИ данного раз