Устройство для умножения
Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в любой позиционной ти . спольвую , й .1 системе счисления. Особенно эффектив - но его применение при использовании больших интегральных схем. Целью изобретения является повышение быстродействия устройства за счет обеспечения возможности формирования на выходах блоков вычисления разрядных значений произведения старших и младших цифр их разрядных произведений в многорядном коде. Она достигнута за счет того , что устройство для умножения, содержащее регистр 1 множимого, п блоков вычисления разрядных значений произведения, буферные регистры 3 и А первой и второй групп, содержит блок 5 приведения, состоящий из узла 6 суммирования и регистра 7 задержки. Зил. efO со
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (19) (11) (51) 4 G 6 F 7 52
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3968680/24-24 (22) 25.10.85 (46) 07.07.87. Бюл. )(25 (71) Минский радиотехнический институт (72) А.А. Шостак (53) 681.325(088.8) (56) Авторское свидетельство СССР
У 1032453, кл. G 06 F 7/52, 1981.
Авторское свидетельство СССР ,Ф 888109, кл. G 06 F 7/52, 1978. (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в любой позиционной системе счисления. Особенно эффективно его применение при использовании больших интегральных схем. Целью изобретения является повышение быстродействия устройства эа счет обеспечения возможности формирования на выходах блоков вычисления разрядных значений произведения старших и младших цифр их разрядных произведений в многорядном коде. Она достигнута за счет того, что устройство для умножения, содержашее регистр 1 множимого, и блоков вычисления разрядных значений произведения, буферные регистры 3 и 4 первой и второй групп, содержит блок 5 приведения, состояший из узла 6 суммирования и регистра 7 задержки. Эил.
1 13222
Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения чисел, представленных в любой позиционной системе счисления. Особенно эффективно его применение при использовании больших интегральных схем.
Цель изобретения — повышение быстродействия устройства. 10
На фиг. 1 изображена структурная схема устройства для умножения; на фиг. 2 — массив слагаемых, для случая двоично-кодированной 64-ричной системы счисления (b= 2 и k = 6), ко- 15 торый суммируется каждым блоком вычисления разрядных значений произведения до тех пор, пока на его выходах не получаются старшая и младшая цифры разрядного произведения в двух- 20 рядном коде; на фиг. 3 — процесс суммирования массива слагаемых по фиг.2 в каждом блоке вычисления разрядных значений произведения.
Устройство для умножения содержит и-разрядный регистр 1 множимого, и блоков 2 вычисления разрядных значений произведения, п буферных регистров 3 первой группы, и буферных регистров 4 второй группы, блок 5 при- -30 ведения, состоящий из узла 6 суммирования и регистра 7 задержки, вход 8 коррекции и вход 9 множителя устройства, выход 10 устройства, выход ll
i ãî разряда регистра l множимого, 35 выход 12 старшего разряда блока 2, выход 13 младшего разряда блока 2, выход 14 переноса узла 6, выход 15 суммы узла 6. Совокупность i-ro блока 2 вычисления разрядных значений 40 произведения и >-х буферных регистров 3 и 4 может быть конструктивно выполнена в виде единого модуля 16.
Каждый блок 2 вычисления разрядных значений произведения является ком- 45 бинационной схемой, выполняющей следующие функции
F -= -XiY+ + В, где Х, Y — значения первого и второго сомножителей блока 2 соответственно; 50
А,  — значения первой и второй групп слагаемых блока 2 соответственно (в общем случае количество слагаемых в группах может быть различным).
На фиг. 2 для случая использования в устройстве двоично-кодированной 64-ричной системы счисления (т.е. когда Ь = 2, k = 6 и N =2 = 64) и в
65 предположении, что старшая и младшая цифры разрядного произведения блока 2 формируются в двухрядном коде, приведен массив слагаемых, который суммируется каждым блоком 2 вычисления разраэрядных значений произведения устройства. Первая группа слагаемых А блока 2 изображена знаком "+", вторая группа слагаемых В показана знаками
1! l l
Х, а массив частичных произведений, образующийся в блоке 2 в результате перемножения сомножителей X, Y, изображен в виде матрицы точек.
Фиг. 3 иллюстрирует процесс суммирования в блоке 2 массива слагаемых, показанного на фиг. 2. Суммирование осуществляется по так называемому
"экономичному алгоритму сворачивания многорядного кода к двухрядному с использованием одноразрядных двоичных сумматоров. Те двоичные разряды слагаемых массива, которые обрабатываются одним и тем же одноразрядным двоичным сумматором, обведены овальной линией. Как видно из фиг. 3, преобразование исходного девятирядного кода к результирующему двухрядному коду осуществляется за четыре шага
I-IV. В результате этого на выходах 12 и 13 блока 2 и старшая 64-ричная, и младшая 64-ричная цифры его разрядного произведения формируются в двухрядном коде.
Блок 5 предназначен для приведения к однорядному коду многорядного кода результата, формируемого в процессе умножения в первом буферном регистре 4 второй группы.
I
Устройство для умножения работает следующим образом.
В исходном состоянии регистр 7 задержки и буферные регистры 3 и 4 всех модулей 16 обнулены, в регистре I множимого хранится без знака и-разк рядный 2 -ичный код множимого (п kразрядный двоичный код множимого).
Здесь предполагается, что множимое и множитель представлены в двоичноК кодированной 2 -ичной системе счисления, т.е. каждый разряд как множимого, так и множителя, представляет собой набор из k двоичных цифр.
В каждом из и первых тактов работы устройства на его вход 9 поступает параллельно k двоичных разрядов множителя, начиная с младших разрядов., При этом в i-ом блоке 2 вычисления разрядных значений произведения осу3 1322 шествляется умножение k двоичных раэрядов множимого, поступающих на его вход первого сомножителя с выхода II я
i — го 2 -ичного разряда регистра 1 множимого, на k двоичных разрядов 5 множителя, поступающих на его вход второго сомножителя с входа 9 множителя устройства, и прибавление к младшим двоичным разрядам получившегося при этом 2 k — разрядного произве-10 дения слагаемых, поступающих с выхода
i-го буферного регистра 3 на вход сласлагаемых i-го блока 2, и слагаемых, поступающих с выхода (i+1)-го буферного регистра 4 на вход слагаемых
i-го блока 2.
После этого сформированные в многорядном коде (в частном случае в двухрядном) k старших двоичных разрядов результата i-го блока 2 с его вы-20 хода 12 записываются в i-e буферные регистры 3, а k младших двоичных разрядов результата, также сформированные в многорядном коде (в частном случае в двухрядном),с его выхода 13 25 записываются в i-й буферный регистр 4.
Одновременно с работой блоков 2 вычисления разрядньгх значений произведения работает и блок 5, который осуществляет приведение к однорядному коду многорядного кода, формируемого в процессе умножения в первом буферном регистре 4.
После выполнения и первых тактов работы устройства на его вход 9 множителя поступает нулевая информация и далее осуществляется еще дополнительно и тактов, в течение которых из устройства выводится с соответствующим преобразованием информация, 4О хранимая в регистре 7 задержки блока 5 и в буферных регистрах 3 и 4 всех модулей 16. Вывод 2 и-разрядного произведения в устройстве осуществляется через его выход IO в параллельно-по45 следовательном коде (по k двоичньгх разрядов в каждом такте) .
В рассмотренном случае на вход 8 коррекции устройства во всех его 2п тактах подавалась нулевая информация. о
В тех же случаях, когда требуется получить округленное и-разрядное произведение, необходимо в первом такте работы устройства на его вход 8 коррекции подать k-разрядный двоичный
SS яод 100...000. Это потеплеет асудествить округление без дополнительных временных затрат.
265 4
Используя ог1ределенггым образом вход 8, можно одновременно выполнять в нем операцию умножения двух и-разрядных чисел с подсуммированием к л старшим разрядам произведения некоторого п-разрядного слагаемого или группы слагаемых. Вход 8 может быть эффективно использован также для введения в произведение коррекции при умножении чисел в дополнительном коде, Умножение и-разрядных чисел в устройстве может быть выполнено и эа (n+I) тактов, если после выполнения и-го такта содержимое буферных регистров 3 и 4 модулей 16 подать для окончательного суммирования на соответствующие входы быстродействующего многовходового блока суммирования (блок суммирования и соответствующие связи показаны штриховой линией).
Формула и э обре т е н и я
Устройство для умножения, содержащее регистр множимого, и блоков вычисления разрядных значений произведения (n — число разрядов множимого), п буферных регистров первой группы, и буферных регистров второй группы, выход i-ro разряда регистра множимого соединен с входом первого сомножителя i-ro блока вычисления разрядных значений произведения (i = 1,2 и), вход второго сомножителя которого соединен с входом множителя устройства, выход i-го буферного регистра первой группы соединен с входом первого слагаемого i-ro блока вычисления разрядных значений произведения, вход второго слагаемого которого соединен с выходом (1+1)-ro буферного регистра второй группы, вход второго слагаемого i-го блока вьгчисления разрядных значений произведения соединен с входом коррекции устройства, входы бу— ферных регистров первой и второй групп соединены с выходами старшего и младшего разрядов соответствующих блоков вычисления разрядных значений произведения, о т л и ч а ю щ е е с я тем, что, с целью повьппения быстродействия, значения младшего и старшего разрядов произведения блока вычисления разрядных значений произведения формируются в многорядном коде, в него введен блок приведения, в состав которого входят узел суммирования и регистр задержки, при этом вы5 1322265 6 ход первого буферного регистра второй выходом регистра задержки, вход котогруппы соединен с входом первого сла- рого соединен с выходом переноса узгаемого узла суммирования, вход вто- ла суммирования, выход суммы которорого слагаемого которого соединен с го является выходом устройства.
° ° ° °
° °
° И
° 1V
° ° ° ° ° °
° °
° ° ° ° ° °
° ° ° ° ° °
° ° ° ° ° ф
° ° ° ° ° °
° ° ° ° ° °
Фиа. 2
Фиг. Л
Составитель Н. Маркелова
Редактор П. Гереши Техред Л.Олийнык Корректор, А. Ильин
Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4
+++++
++++++
ХХХХХХ
ХХХХХХ
Заказ 2865/45 Тираж 672 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
00..::
:0:::
° ° ° °
