Цифровой интегратор

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых дифференциальных анализаторах. Целью изобретения является обеспечение работоспособности при переполнении разрядной сетки. Интегратор содержит регистр 1 немасштабированного интеграла, регистр 2 масштабированного интеграла, элемент НЕ 3, сумматоры 4 и 5, элементы И 6, 12, 13, регистр 7 подынтегральной функции, регистр 8 масштабного коэффициента , ограничитель 9 сдвига подынтегральной функции, ограничитель 10 сдвига масштабного коэффициента, элемент неравнозначности 1 1 . При переполнении разрядной сетки в переходном процессе в регистр масштабированного интеграла записывается в зависимости от знака наибольшее или наименьшее значение, что устраняет переполнение и переход интегратора в релейный режим. 1 ил. (Л с 00 со . NU СП 14)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1334145

А2 (sg) 4 G 06 F 7/64

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (61) !027725 (21) 4045059/24-24 (22} !9.02.86 (46) 30.08.87. Бюл. !! - 32 (72) А.M.Ñìèðíîâ, Т.А.Тихомирова и Н.И.Тихомирова (53) 681.32(088.8) (56) Авторское свидетельство СССР

У 1027725, кл. G 06 F 7/64, 1984. (54) ЦИФРОВОЙ ИНТЕГРАТОР (57) Изобретение относится к вычислительной технике и может быть использовано в цифровых дифференциальных анализаторах. Целью изобретения является обеспечение работоспособности при переполнении разрядной сетки. Интегратор содержит регистр немасштабированного интеграла, регистр 2 масштабированного интеграла, элемент

НЕ 3, сумматоры 4 и 5, элементы И 6, 12, 13, регистр 7 подынтегральной функции, регистр 8 масштабного коэффициента, ограничитель 9 сдвига подынтегральной функции, ограничитель

l0 сдвига масштабного коэффициента, элемент неравнозначности 11: При переполнении разрядной сетки в переходном процессе в регистр масштабированного интеграла записывается в зависимости от знака наибольшее или наименьшее значение, что устраняет переполнение и переход интегратора в релейный режим. 1 ил.

Формула изобретения

Составитель А.Чеканов

Техред И.Попович Корректор A.Çèìoêoñoâ

Редактор Е.Копча

Заказ 3963/45

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий!

13035, Москва, 7-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Изобретение относится к вычислительной 1ехнике, предназйачено для использования в цифровых дифференциальных анализаторах и является усовершенствованием устройства по авт, св. - 1027725.

Цель изобретения — обеспечение работоспособности при переполнении разрядной сетки.

На чертеже изображена схема цифрового интегратора.

Цифровой интегратор содержит регистр 1 немасштабированного интеграла, регистр 2 масштабированного интеграла, элемент HF. 3, сумматоры 4 и 5, первый элемент И 6, регистр 7 подынтегральной функции, регистр 8 масштабного коэффициента, ограничитель 9 сдвигА подынтегральной функции, ограничитель 10 сдвига масштабного коэффициента, элемент 11 неравнозначности, второй 12 и третий 13 элементы И.

Устройство работает следующим образом.

При наличии переполнения регистра

2 на выходе элемента ll неравнозначности вырабатывается сигнал, которьгй разрешает прохождение значений второго знакового разряда l,ïðÿìoão и инверсного) на выходы элементов И 1,2 и 13. Если значение 2-го знакового разряда принимает единичное значение, то с выхода элемента И 12 поступает сигнал на вход установки 1 первого знакового разряда регистра 2, одновременно этот же сигнал устанавливает все значащие разряды в "О, формируя максимально отрицательное число 11.000...00. При переполнении по— ложительного значения регистра 2 работает элемент И 13, выходной сигнал которого переключает значение

1-ro знакового разряда в нулевое состояние, образуя максимально положительное число 00.!11...1. При отсут— i!45 ствии переполнения изменения 1-го знакового разряда и значащих разрядов регистра 2 по ограничению не происходит.

Ограничение результата по максимальной величине производится одновременно с операцией сложения или вычитания и не требует затрат допол1О нительного времени.

Цифровой интегратор по авт. св.

)5 Ф 1027725, отличающийся тем, что, с целью обеспечения работоспособности при переполнении разрядной сетки, в него введены элемент неравнозначности, второй и третий

20 элементы И, причем прямые выходы первого и второго знаковых разрядов регистра масштабированного интеграла соединены соответственно с первым и вторым входами элемента неравнознач25 ности, выход которого соединен с первыми входами второго и третьего элементов И, вторые входы которых соединены с входами синхроимпульсов интегратора, прямой выход второго

ЗО знакового разряда регистра масштабированного интеграла соединен с третьим входом второго элемента И, выход которого соединен с входами установки в "0 информационных разрядов регистра масштабированного интеграла и входом установки в "1" первого знакового разряда регистра масштабированного интеграла, инверсный выход второго знакового разряда

40 которого подключен к третьему входу третьего элемента И, выход которого соединен с входами установки в 1 информационных разрядов регистра масштабированного интеграла и входом

4 установки в 0 первого знакового разряда регистра маештабированного интеграла.