Делительное устройство

 

Изобретение относится к вычислительной технике. Целью изобретения является расширение функциональных возможностей за счет выполнения операции деления с любым основанием системы счисления. Делительное устройство может работать в системах счисления с любым натуральным осно 41: 1 (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1335980 А1 (51) 4 0 06 F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 1) 4024383/24 — 24 (22) 19. 02. 86 (46) 07.09.87. Бюл. N 33 (75) А.Ю.Глазачев (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1198512, кл. G 06 F 7/52, 1983.

Авторское свидетельство СССР

М 1239711, кл. G 06 F 7/49, 1984. (54) ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике. Целью изобретения является расширение функциональных возможностей за счет выполнения операции деления с любым основанием системы счисления. Делительное устройство может работать в системах счисления с любым натуральным осно1 ванием P 2. Перестройка ог новаиия системы счисления осуществляется подачей кода основания, записанного в двоично-P-ичном коде. Делимое и делитель выражены в прямом Р-ичном коде. В каждом такте определяется одна P-ичная цифра частного. Для этого одновременно вычисляются P — 2 кратных делителю в дополнительном коде и P — 1 сумма этих кратных с положительным значением предыдущего остатка, выраженного в виде двух чисел. Результатом вычисления сумм являются остатки в виде двух чисел, по знакам которых определяются очередная цифра частного и очередной

335980 остаток в виде л.,х исел. Процесс повторяется цо получения нс x цифр частного. В состав устройства входят регистры 1-4 делителя, делимого, остатка и частног о, преобразователь 5 прямого кода в обратный, блоки 6 формирования кратных, блоки 7 суммирования, блок 8 формирования опережающих переносов, коммутатор 9, шифратор 10, узел 11 определения знака частного, блок 12 образования цифр частного, дешифратор 13 основания, блок 14 формирования поправок, блок

15 ограничения разрядности. 5 ил.

2 табл.

Изобретение относится к области вычислительной техники и предназначено для деления чисел, представленных в любой P-ичной системе счисления с основанием больше двух.

Целью изобретения «вляется расширение функциональных возможностей за счет возможности выполнения опе— рации деления с любым основанием системы счисления.

На фиг.1 изображена функциональная схема делительного устройства; на фиг.2 — схема блока образования цифр частного; на фиг.3 — функциональная схема перестраиваемого одноразрядного многовходового P-ичного сумматора; на фиг.4 — функциональная схема перестраиваемого узла формирования подготовительных функций переноса и разрешения на фиг.5 схема блока ограничения разрядности.

Делительное устройство содержит регистр 1 делителя, регистр 2 делимого, регистр 3 остатка, регистр 4 частного, преобразователь 5 прямого кода в обратный, блоки 6 формирования кратных, блоки 7 суммирования, блок 8 формирования опережающих переносов, коммутатор 9, шифратор 10, узел 11 определения знака частного, блок 12 образования цифр частного, дешифратор 13 основания, блок 14 формирования поправок, блок 15 ограничения разрядности и имеет входы 16 делимого, входы 17 делителя, вход

18 кода основания, входы 19 и 20 знаков делимого, делителя, выход 21 знака частного.

5 Блок 6 формирования кратных содержит дешифратор 22, (Р— 2) узлов

23 умножения на 2, 3... (Р— 1) соответственно и имеет входы 24, выходы 25 поразрядных сумм, выходы

26 переносов.

Блок 7 суммирования содержит (P-1) перестраиваемых одноразрядных P-ичных сумматоров 27, которые имеют входы 28, выходы 29 поразрядных сумм15 и вьгходы 30 переносов.

Блок 8 содержит (Р— 1) перестраиваемых узлов 31 формирования подготовительных функций переноса и разрешения и (P — 1) у-злов 32 формирования опережающих переносов.

Блок 12 образования цифр частного содержит (Р— 1) элементов И 33

?5 цифр частного, (Р— 3) элемента И

34 определения старшей цифры,(Р— 3) элемента ИЛИ-НЕ 35, входы 36 переносов, входы 37 выбора основания, выходы 38.

Перестраиваемый одноразрядный

P-ичный сумматор 27 содержит двоичный сумматор 39 нескольких чисел, узел 40 образования сигналов граничных интервалов, группы элементов И

41, элементы ИЛИ 42, сумматоры 43

) 980 .л

2Х(д), ЗХ(д),..., (P — 1) Х(д); npe— образованных разрядов делителя, которые подаются на выходы 25 и 26.

На всех выходах 25 и 26 блоков 6 в совокупности образуются кратные де10

20

3

133 поправки, коммутатор 44 поправки, шифратор 45 переносов.

Перестраиваемый узел 31 формирования подготовительных функций переноса и разрешения содержит в каждом разряде узел 46 образования.конъюк— ций, группу элементов ИЛИ 47, группу

1элементон ИЛИ 48, группу элементов

И 49, элементов И 50, многовходовой элемент ИЛИ 51, многовходовой элемент

ИЛИ 52.

Блок 15 ограничения разрядности содержит группу элементов ИЛИ 53, группу элементов ИЛИ 54, элементы

И 55.

Устройство работает следующим образом.

Делимое (У), делитель (Х) и частное (TZZ) представлены прямыми кодами в любой системе счисления с основанием P - 2. Делимое в пределах

О (Y) i, делитель нормализован

1/Р (Х) 1. Основание P системы счисления выбирается кодом основания, подаваемым на входы 18 в двоично-Р-ичном коде. В одном такте определяется одна цифра частного. Очередной остаток представляется положительным в виде днух чисел. Делитель, вне зависимости от знака, представляется отрицательным в обратном коде, используемой системы счисления и записывается в регистр 1. Одновременно образуются P — 1 разности между значением предыдущего остатка В (делимого) и всеми кратными делителю

В1 =  — X, В2 =  — 2Х...В (P-1)=

=  — (Р-1) Х в используемой систео ме счисления. Делимое (7) записывает— ся в регистр 2 по входам 16 в прямом коде используемой системы счисления. Значение прямого кода делителя подается на входы преобразователя 5, в котором для каждого разряда определяется дополнение до старшей цифры используемой системы счисления по формуле Х(д); = Х; + P. Полученные дополнения в используемой системе счисления записываются в регистр

1. Знаки делимого и делителя по входам 19 и 20 записываются в узел 11, реализ ующий функцию суммы по модулю два. С выходов регистра 1 значение обратного кода делителя подается на входы 24 блоков 6 соответствующих разрядов. Каждому P-ичному разряду соответствуют свой блок 6. В каждом блоке 6 образуются значения

45 лителю в ниде двух чисел в используемой системе счисления. Дополнительные единицы младшего разряда, обра-; зуемые от недостатка единицы младшего разряда н обратном коде регистра

1, добавляются при суммировании в блок 7 младшего разряда. В блоке 6 на одном из выходов дешифратора 22 образуется сигнал, соответствующий коду P-ичной цифры входов 24. Умножение на 2, 3,... P — 1 в блоке 6 производится с помощью узлов 23 (2), 23 (3)... 23 (P — 1) в соответствии с таблицей умножения используемой системы счисления. Полученные на выходах 25 и 26 блоков 6 кратные (без соответствующего количества единиц младшего разряда) подаются на входы

28 сумматоров 27 блоков 7 суммирования таким образом, чтобы значения поразрядных сумм выходов 25 подава— лись на входы соответствующего по номеру кратного сумматора 27 данного разряда, а значения переносов выходов 26 — на входы соответствующего по номеру кратного сумматора 27 следующего более старшего разряда. На два других входа каждого сумматора

27 с выходов регистров 2 и 3 подаются со сдвигом на один P-ичный разряд в сторону старших разрядов значения двух чисел предыдущего остатка. На входы переносов сумматоров 27 блока

7 младшего разряда подаются коды, отражающие количество отсутствующих дополнительных единиц в соответствующем кратном.

Каждый сумматор 27 может быть настроен на работу в соответствующей используемой системе счисления. Для этого на его входы подаются сигналы выбора основания с выходов дешифра- тора 13 основания, поправки с выходов блока 14 формирования поправок, сигналы ограничения разрядности с выходов блока 15 ограничения разрядности. На выходах 30 и 29 блоков 7 одновременно образуются (Р— 1) остатков в виде двух чисел от суммирования предыдущего остатка с соответствующими преобразованными кратными в используемой системе счисления.

Данные остатки поцаются на входы

1335980

55 соответствующих определенному остатку перестраиваемых узлов 31 формирования подготовительных функций переноса и разрешения. На выходах узлов 31, настроенных сигналами с выходов дешифратора 13 основания на работу в используемой системе счисления, образуются для каждого разря-. да подготовительные функции пере. носа и разрешения (n и R), которые подаются на входы соответствующих узлов 32 формирования опережающего переноса. На выходах узлов 32 образуются значения опережающих переносов е 1, е2...е (P — 1), которые лов даются »а входы Зб блока 12 образования цифр частного, на входы 37 которого подаются сигналы с выходов дp. шифратора 13 основания.

Блок 12 образования цифр частного (фиг.2) работает следующим образом.

Опережающий перенос (е) на выходе любого узла 32 равен нулю, если соответствующий остаток отрицателен, и единице, если соответствующий остаток положителен. В зависимости от значений опережающих переносов (е) на выходе одного иэ элементов И 33 появляется сигнал, определяющий

P-ичную цифру данного такта в используемой системе счисления. Получение цифры частного описывается табл.1, С помощью элементов ИЛИ-НЕ 35 отключаются выходы 38, определяющие значения цифр частного, превышающие значение старшей цифры используемой системы счисления ° С помощью элементов И 34 производится обозначение старшей цифры используемой системы счисления по сигналам выбора основания с выходов дешифратора 13 основания. Сигнал с выходов 38 блока 12, определяющий очередную цифру частного, подается на входы шифратора 10, на выходах которого вырабатывается значение соответствующей цифры в используемой системе счисления. По сигналу с выходов 38 на коммутаторе

9 выбирается значение двух чисел очередного реального положительного остатка, которые следующим тактом записываются в регистры 2 и 3, Два числа с выходов регистров 2 и 3 подаются на входы сумматоров 27 блоков

7 со сдвигом на один Р†ичн разряд в сторону старших разрядов. В следующих тактах производятся аналогичные

?5

30 действия для определения остальных цифр час тного.

Для работы н любой другой системе счисления на яходы !8 основания подается соответствующий код основания. На выходе дешифратора 13 основания образуется соответствующий сигнал, который поступает на входы блока 14 формирования поправок, необходимых в соответствующих системах счисления и подаваемых на сумматоры 27. Блок 14 содержит элементы

HJIH — по одному в каждом двоичном разряде. Если в каком-либо разряде поправки должна быть единица, то на один из выходов данного элемента

ИЛИ подается сигнал с соответствующего выхода дешифратора 13 ° Количество элементов HIIH в блоке 14 равно максимальному количеству двоичных разрядов н одном P-ичном разряде,умноженному на количество граничных интервалов, определяемых табл,2, Поправки с выходов блока 14 подаются на входы двоичных сумматоров 43 поправок, расположенных в сумматорах .27. Значения соответствующих разрядов двух чисел остатка и двух чисел кратного подаются на входы сумматоров

27 всех разрядов. На выходе сумматора

39 нескольких чисел (фиг.3) обраэуется двоичная сумма четырех одноразрядных P-ичных чисел, которая подается на входы узла 40. На выходах узла 40 образуются сигналы граничных интервалов для всех применяемых систем счисления, Образование этих сигналов производится согласно с табл.2. Сигналы граничных интервалов подаются на первые входы элементов

И 41, на вторые входы которых подаются сигналы с соответствующих выходов дешифратора 13 основания.

В табл.2 представлено образование граничных интервалов и поправок для оснований Р-7 и P-10.

Выходы элементов И 41 одного граничного интервала для всех систем счисления объединены на элементах

ИЛИ 42, соответствующих данному граничному интервалу, Каждый граничный интервал согласно табл.2 определяется сигналами ГIО, Г! 1, П2, ПЗ, по которым образуется Р-ичный перенос, а на коммутаторе 44 выбирается скорректированная поразрядная сумма для используемой системы счисления. Пораз—

/ !

ЗЗ ряпная сумма с выхода с - 39 нескольких чисел н разрядности максимальной системы счисления подается на первый вход коммутатора 44 и на входы сумматоров 43 поправки, с выходов которых скорректированные поразрядные суммы подаются на остальные входы коммутатора 44 поправок.

Сигналы, определяющие граничные интервалы для основания P-7, описываются выражениями

ПО (7) =А2А1 Б4 (БЗ+БЗ Б2+

+ БЗ Б2 Б1)

П1 (7) = А2 А! (Б4 БЗ Б2 Б1 +

+ Б4 БЗ + Б4 БЗ Б2); %

П2 (7) = А2 А! Б4 БЗ Б2 +

5980

20 ные в узле 46 конт юкции подаются на входы соответствующих элементов

ИЛИ 47 переносов и ИЛИ 48 разрешений, на выходах которых образуются сигналы функций переноса (D) и разрешения (R) для всех систем счисления. Сигналы переносов и разрешения подаются на первые входы элементов

И 49 и 50, на вторые входы которых подаются соответствующие данной системе счисления сигналы с выходов дешифратора 13 основания. Выходы элементов И 49 и 50 объединены по

ИЛИ на элементах ИЛИ 51 и 52 соответственно, на выходах которых образуются сигналы переноса (D) и разрешения (R) данного разряда. Сигналы D u R подаются на входы соответствующего узла 32 образования опе— режающего переноса.

Формула изобретения

55

+ А2 А1 (Б4 БЗ +

+ Б4 БЗ Б2 Б1);

ПЗ (7) = А2 А1 (Б4 БЗ Б2 Б1 +

+ Б4 БЗ Б2 + Б4), Для остальных оснований сигналы граничных интервалов определяются аналогично. По сигналам ПО, П1, П2, ПЗ с выходов элементов ИЛИ 42 выбирается скорректированная поразрядная сумма и подается на выход 29. На входы блокировки коммутатора 44 поправок подаются сигналы с соответствующих выходов блока 15 ограничения разрядности (фиг.5), предназначенные для ограничения не задействованных при данном основании двоичных разрядов одного P-ичного разряда. На вход блока 15 подается код основания, а на выходах в разрядах (двоичных) необходимых для данного основания, образуются единицы, в более старших разрядах — нули.

Два числа в используемой системе счисления подаются на входы каждого перестраиваемого узла 31 формирования подготовительных функций переносов и разрешений (фиг.4). В каждом

P-ичном разряде узел 31 содержит узел 46 образования конъюкций, на выходах которого образуются конъюкции, входящие в выражения функций пепереноса D и разрешения R.Ïîëó÷åê25

Делительное устройство, содержащее регистры делителя, делимого, частного и остатки, преобразователь прямого кода в обратный, блоки суммирования, каждый из которых содержит (P — 1) одноразрядных P-ичных сумматоров, блок формирования onepежающих переносов, содержащий (Р- 1) узлов формирования подготовительных функций и (P — 1) узлов формирования опережающих переносов, коммутатор и шифратор, причем входами узла определения знака частного являются входы знаков делителя и делимого устройства, а выход соединения с выходом знака частного устройства, вход делителя которого соединен с информационным входом преобразователя прямого кода в обратный, управляющий вход которого соединен с входом кода основания устройства, а выход соединен с входом регистра делителя, выходы разрядов регистра делителя соединены с входами соответствующих блоков формирования кратных и с первыми информационными входами первых одноразрядных P-ичных .сумматоров блоков суммирования, выходы подразрядных сумм блоков фор- . мирования кратных соединены с первыми группами входов одноразрядных

P-ичных сумматоров с второго по (Р— 1)-й соответственно блоков суммирования, выходы переносов блоков формирования кратных соединены с вто13359Я

20

30

50

55 го рыми информ»циокными входами одноразрядных Р— ичных сумматоров с второ го по (P — 1)-й следующих блоков суммирования, третьими и четвертыми информационными входами одноразрядных Р-ичных сумматоров с второго (P — 1) и вторые и третьи информационные входы первых одноразрядных Ричных блоков суммирования соединены с выходами предыдущих разрядов регистров делимого и остатка соответственно, выходы поразрядньгх сумм одноразрядных P-ичных сумматоров всех блоков суммирования соединены с входами поразрядных сумм соответствующих узлов формирования подготовител ных функций, выходы переносов одно— разряцных Р-ичных сумматоров всех блоков суммирования соединены с входами переносов соответствующих узлов формирования подготовительных функций, выходы переносов узлов формирования подготовительных функций соеди нены с входами первой группы соответствующих узлов формирования onepeeaetqmc переносов, выходы разреше ния узлов формирования подготовитель ных функций соединены с входами второй группы узлов формирования опережающих переносов, выходы шифратора соединены с входами регистра частного, входы первой группы информационных входов коммутатора соединены с выходами поразрядных сумм одноразрядных Р-ичных сумматоров и с выхода ми регистра делителя, входы второй группы информационных входов коммутатора соединены с выходами переносов одноразрядных Р-ичных сумматоров и с выходами регистра остатка, выходы первой и второй групп коммутато ра соединены с входами регистров делителя и остатка, о т л и ч а ю щ ее с я тем, что, с целью расширения функциональных возможностей за счет возможности выполнения операции деления с любым основанием системы. счисления, в устройство введены дешифратор основания, блок определения цифр частного, блок формирования поправок и блок ограничения разрядности, каждый одноразрядный P-ичный сумматор выполнен перестраиваемым, каждый узел AopMHpoBBíèÿ подготовительных функций выполнен перестраиваемым, блок образования цифр частного содержит (P-1) элементов И цифр

0 1И час тного, (Р— 3) элемент» И определения ст»ршей цифры, (E — 3) элемента ИЛИ-11Е, вход лешифрлторл основания соединен с входом блока ограничения разрядности и входом кода основания устройства, выход дешифратор» основания соединен с входом блока формирования поправок, с входами выбора основания всех узлов формировакия подготовительньгх функций, с входами выбора основания всех перестраиваемых одноразрядных Р-ичкых сумматоров и блока определения цифр частного, выход блока ограничения . разрядности соединен с входами блокировки всех перестрливаемых одноразрядных Р-ичных сумматоров, выходы блока формирования поправок соединены с соответствующими входами поправок всех перестраиваемых одноразрядных Р-ичных сумматоров, выходы переносов узлов формирования опережающих переносов соединены с соответствующими входами переносов блока определения цифр частного, выходы блока определения цифр частного соединены с входами шифратора и с управляющими входами коммутатора, выходы элементов И цифр частного являются выходами блока определения цифр частного,прямой вход первого элемента И цифр частного является первым входом переноса блока определения цифр частного инверсный вход первого элемента

И цифр частного объединен с прямым входом второго элемента И цифр частного и является втсрым входом переноса блока опредления цифр частного, инверсные входы элементов И цифр частного, начиная с второго, соединены с первым входом следующего элемента И цифр частного и с выходом соответствующего элемента И определения старшей цифры, прямые входы которых являются соответственно 3, 4...(Р— 1) входами переноса блока определения цифр частного, вторые входы элементов И цифр частного, начиная с третьего, соединены с выходами соответствующих элементов ИЛИНЕ, j-e входы j-x элементов ИЛИ-НЕ (где j = 1...P — 3), соединены с инверсным входом )-го элемента И определения старшей цифры и являются (j + 2)-м входом выбора основания блока определения цифр частно12

1335980

Таблица

Опережающий перенос (е) 32

Цифра частного е3,..., е(P-2) е(P-1) е2 е1

О 000...00

О

1 000...01

2 000...10

О

3 000...11

P-2

+ — Цифра частного определяется в соответствии с выбранной величиной P.

Т а б л и.ц а 2

P-10

P-7

Двоичная сумма 39

2 1 4 3 2 1

000

О О О

ПО(7) (О) О

001

О (-7) П1(7) 01 0110

О 1 О

П1(10) (-10) 1 О 1

Перенос А Поразрядная сумма Б

1 1У!

О О., О

О О 1

1 1 1

О О О

О О 1

Перенос Поправка Перенбс Поправ42 43 42 ка 43

00 0000

ПО (10) (О) 14

1335980

Продолжение табл,2

Г-10 р-7

Пвоичная сумма 39

Поразрядная сумма Ь

I lI

Поправка 43

Перенос

Поправка

Перенос

4 3 2 1

10

010

П2 (7) (-14) 1б

0 1 0

1 1

О О

О 1

11

ПЗ (7) 24

О О

29

1 О

О О

О О О

1 О О

Перенос A

2 ) 1

1О

1 О

О О 0

О О 1

1 О 1

011 (-21) 1100

П2(10) (-20) 11 0010 пз(10) (-зо) Фиг. t

«г.

1335 чй<) Составитель П,Маркелова

Техред М. Ходанич Корректор В.Бутяга

Редактор Н.Егорова

Заказ 4048/43 Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открнтий

113035, Москва, Л-35., Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.уж ород, ул.Проектная,4